Home
last modified time | relevance | path

Searched refs:_MMIO_PORT (Results 1 – 7 of 7) sorted by relevance

/linux-6.6.21/drivers/gpu/drm/i915/display/
Dicl_dsi_regs.h16 #define ICL_DSI_ESC_CLK_DIV(port) _MMIO_PORT((port), \
21 #define ICL_DPHY_ESC_CLK_DIV(port) _MMIO_PORT((port), \
38 #define DSI_CMD_FRMCTL(port) _MMIO_PORT(port, \
48 #define DSI_INTR_MASK_REG(port) _MMIO_PORT(port, \
54 #define DSI_INTR_IDENT_REG(port) _MMIO_PORT(port, \
90 #define ICL_DSI_IO_MODECTL(port) _MMIO_PORT(port, \
98 #define TGL_DSI_CHKN_REG(port) _MMIO_PORT(port, \
106 #define ICL_DSI_T_INIT_MASTER(port) _MMIO_PORT(port, \
113 #define DPHY_CLK_TIMING_PARAM(port) _MMIO_PORT(port, \
118 #define DSI_CLK_TIMING_PARAM(port) _MMIO_PORT(port, \
[all …]
Dintel_mg_phy_regs.h163 #define MG_REFCLKIN_CTL(tc_port) _MMIO_PORT((tc_port), \
173 #define MG_CLKTOP2_CORECLKCTL1(tc_port) _MMIO_PORT((tc_port), \
191 #define MG_CLKTOP2_HSCLKCTL(tc_port) _MMIO_PORT((tc_port), \
203 #define MG_PLL_DIV0(tc_port) _MMIO_PORT((tc_port), _MG_PLL_DIV0_PORT1, \
216 #define MG_PLL_DIV1(tc_port) _MMIO_PORT((tc_port), _MG_PLL_DIV1_PORT1, \
227 #define MG_PLL_LF(tc_port) _MMIO_PORT((tc_port), _MG_PLL_LF_PORT1, \
238 #define MG_PLL_FRAC_LOCK(tc_port) _MMIO_PORT((tc_port), \
250 #define MG_PLL_SSC(tc_port) _MMIO_PORT((tc_port), _MG_PLL_SSC_PORT1, \
268 #define MG_PLL_BIAS(tc_port) _MMIO_PORT((tc_port), _MG_PLL_BIAS_PORT1, \
278 #define MG_PLL_TDC_COLDST_BIAS(tc_port) _MMIO_PORT((tc_port), \
Dintel_dvo_regs.h14 #define DVO(port) _MMIO_PORT((port), _DVOA, _DVOB)
48 #define DVO_SRCDIM(port) _MMIO_PORT((port), _DVOA_SRCDIM, _DVOB_SRCDIM)
Dintel_dp_aux_regs.h22 #define DP_AUX_CH_CTL(aux_ch) _MMIO_PORT(aux_ch, _DPA_AUX_CH_CTL, _DPB_AUX_CH_CTL)
Dintel_display_reg_defs.h28 #define _MMIO_PORT(port, a, b) _MMIO(_PORT(port, a, b)) macro
Dintel_hdcp_regs.h256 #define PORT_HDCP2_AUTH_STREAM(port) _MMIO_PORT(port, \
/linux-6.6.21/drivers/gpu/drm/i915/
Di915_reg.h570 #define BXT_PHY_CTL(port) _MMIO_PORT(port, _BXT_PHY_CTL_DDI_A, \
591 #define BXT_PORT_PLL_ENABLE(port) _MMIO_PORT(port, _PORT_PLL_A, _PORT_PLL_B)
1840 #define DDI_CLK_VALFREQ(port) _MMIO_PORT(port, _DDI_CLK_VALFREQ_A, _DDI_CLK_VALFREQ_B)
5262 #define PCH_DP_AUX_CH_CTL(aux_ch) _MMIO_PORT((aux_ch) - AUX_CH_B, _PCH_DPB_AUX_CH_CTL, _PCH_DPC_AU…
5688 #define DP_TP_CTL(port) _MMIO_PORT(port, _DP_TP_CTL_A, _DP_TP_CTL_B)
5710 #define DP_TP_STATUS(port) _MMIO_PORT(port, _DP_TP_STATUS_A, _DP_TP_STATUS_B)
5725 #define DDI_BUF_CTL(port) _MMIO_PORT(port, _DDI_BUF_CTL_A, _DDI_BUF_CTL_B)
5852 #define PORT_CLK_SEL(port) _MMIO_PORT(port, _PORT_CLK_SEL_A, _PORT_CLK_SEL_B)
6101 #define MG_PLL_ENABLE(tc_port) _MMIO_PORT((tc_port), _MG_PLL1_ENABLE, \
6113 #define ADLP_PORTTC_PLL_ENABLE(tc_port) _MMIO_PORT((tc_port), \
[all …]