Home
last modified time | relevance | path

Searched refs:regPWRSEQ0_BL_PWM_CNTL_BASE_IDX (Results 1 – 8 of 8) sorted by relevance

/linux-6.1.9/drivers/gpu/drm/amd/include/asic_reg/dpcs/
Ddpcs_3_1_4_offset.h7169 #define regPWRSEQ0_BL_PWM_CNTL_BASE_IDX … macro
Ddpcs_4_2_0_offset.h87 #define regPWRSEQ0_BL_PWM_CNTL_BASE_IDX … macro
Ddpcs_4_2_2_offset.h74 #define regPWRSEQ0_BL_PWM_CNTL_BASE_IDX … macro
Ddpcs_4_2_3_offset.h91 #define regPWRSEQ0_BL_PWM_CNTL_BASE_IDX … macro
/linux-6.1.9/drivers/gpu/drm/amd/include/asic_reg/dcn/
Ddcn_3_1_2_offset.h12422 #define regPWRSEQ0_BL_PWM_CNTL_BASE_IDX … macro
Ddcn_3_1_4_offset.h11535 #define regPWRSEQ0_BL_PWM_CNTL_BASE_IDX … macro
Ddcn_3_1_5_offset.h12287 #define regPWRSEQ0_BL_PWM_CNTL_BASE_IDX … macro
Ddcn_3_1_6_offset.h13018 #define regPWRSEQ0_BL_PWM_CNTL_BASE_IDX … macro