Searched refs:pcie_lane (Results 1 – 16 of 16) sorted by relevance
660 pcie_table->pcie_lane[pcie_table->num_of_link_levels] = in smu_v13_0_7_set_default_dpm_table()1069 (pcie_table->pcie_lane[i] == 1) ? "x1" : in smu_v13_0_7_print_clk_levels()1070 (pcie_table->pcie_lane[i] == 2) ? "x2" : in smu_v13_0_7_print_clk_levels()1071 (pcie_table->pcie_lane[i] == 3) ? "x4" : in smu_v13_0_7_print_clk_levels()1072 (pcie_table->pcie_lane[i] == 4) ? "x8" : in smu_v13_0_7_print_clk_levels()1073 (pcie_table->pcie_lane[i] == 5) ? "x12" : in smu_v13_0_7_print_clk_levels()1074 (pcie_table->pcie_lane[i] == 6) ? "x16" : "", in smu_v13_0_7_print_clk_levels()1077 (lane_width == pcie_table->pcie_lane[i]) ? in smu_v13_0_7_print_clk_levels()1180 if (pcie_table->pcie_lane[i] > pcie_width_cap) in smu_v13_0_7_update_pcie_parameters()1181 pcie_table->pcie_lane[i] = pcie_width_cap; in smu_v13_0_7_update_pcie_parameters()[all …]
55 uint8_t pcie_lane[ALDEBARAN_MAX_PCIE_CONF]; member
648 pcie_table->pcie_lane[pcie_table->num_of_link_levels] = in smu_v13_0_0_set_default_dpm_table()1118 (pcie_table->pcie_lane[i] == 1) ? "x1" : in smu_v13_0_0_print_clk_levels()1119 (pcie_table->pcie_lane[i] == 2) ? "x2" : in smu_v13_0_0_print_clk_levels()1120 (pcie_table->pcie_lane[i] == 3) ? "x4" : in smu_v13_0_0_print_clk_levels()1121 (pcie_table->pcie_lane[i] == 4) ? "x8" : in smu_v13_0_0_print_clk_levels()1122 (pcie_table->pcie_lane[i] == 5) ? "x12" : in smu_v13_0_0_print_clk_levels()1123 (pcie_table->pcie_lane[i] == 6) ? "x16" : "", in smu_v13_0_0_print_clk_levels()1126 (lane_width == link_width[pcie_table->pcie_lane[i]]) ? in smu_v13_0_0_print_clk_levels()1229 if (pcie_table->pcie_lane[i] > pcie_width_cap) in smu_v13_0_0_update_pcie_parameters()1230 pcie_table->pcie_lane[i] = pcie_width_cap; in smu_v13_0_0_update_pcie_parameters()[all …]
55 uint8_t pcie_lane[MAX_PCIE_CONF]; member
1337 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 1) ? "x1" : in navi10_emit_clk_levels()1338 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 2) ? "x2" : in navi10_emit_clk_levels()1339 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 3) ? "x4" : in navi10_emit_clk_levels()1340 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 4) ? "x8" : in navi10_emit_clk_levels()1341 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 5) ? "x12" : in navi10_emit_clk_levels()1342 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 6) ? "x16" : "", in navi10_emit_clk_levels()1345 (lane_width == dpm_context->dpm_tables.pcie_table.pcie_lane[i]) ? in navi10_emit_clk_levels()1537 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 1) ? "x1" : in navi10_print_clk_levels()1538 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 2) ? "x2" : in navi10_print_clk_levels()1539 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 3) ? "x4" : in navi10_print_clk_levels()[all …]
1336 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 1) ? "x1" : in sienna_cichlid_print_clk_levels()1337 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 2) ? "x2" : in sienna_cichlid_print_clk_levels()1338 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 3) ? "x4" : in sienna_cichlid_print_clk_levels()1339 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 4) ? "x8" : in sienna_cichlid_print_clk_levels()1340 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 5) ? "x12" : in sienna_cichlid_print_clk_levels()1341 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 6) ? "x16" : "", in sienna_cichlid_print_clk_levels()1344 (lane_width == dpm_context->dpm_tables.pcie_table.pcie_lane[i]) ? in sienna_cichlid_print_clk_levels()2086 dpm_context->dpm_tables.pcie_table.pcie_lane[i] = table_member2[i]; in sienna_cichlid_update_pcie_parameters()2108 dpm_context->dpm_tables.pcie_table.pcie_lane[i] = pcie_width_cap; in sienna_cichlid_update_pcie_parameters()
3436 smu7_ps->performance_levels[i].pcie_lane = data->pcie_gen_performance.max; in smu7_apply_state_adjust_rules()3527 ps->performance_levels[0].pcie_lane = data->vbios_boot_state.pcie_lane_bootup_value; in smu7_dpm_patch_boot_state()3622 performance_level->pcie_lane = get_pcie_lane_support(data->pcie_lane_cap, in smu7_get_pp_table_entry_callback_func_v1()3639 performance_level->pcie_lane = get_pcie_lane_support(data->pcie_lane_cap, in smu7_get_pp_table_entry_callback_func_v1()3706 ps->performance_levels[i].pcie_lane) in smu7_get_pp_table_entry_v1()3708 ps->performance_levels[i].pcie_lane; in smu7_get_pp_table_entry_v1()3710 ps->performance_levels[i].pcie_lane) in smu7_get_pp_table_entry_v1()3712 ps->performance_levels[i].pcie_lane; in smu7_get_pp_table_entry_v1()3730 ps->performance_levels[i].pcie_lane) in smu7_get_pp_table_entry_v1()3732 ps->performance_levels[i].pcie_lane; in smu7_get_pp_table_entry_v1()[all …]
58 uint16_t pcie_lane; member
142 uint8_t pcie_lane[MAX_PCIE_CONF]; member
121 uint8_t pcie_lane[MAX_PCIE_CONF]; member
173 uint8_t pcie_lane[MAX_PCIE_CONF]; member
1271 pcie_table->pcie_lane[i] = (uint8_t)encode_pcie_lane_width( in vega10_setup_default_pcie_table()1274 pcie_table->pcie_lane[i] = (uint8_t)encode_pcie_lane_width( in vega10_setup_default_pcie_table()1570 pp_table->PcieLaneCount[i] = pcie_table->pcie_lane[i]; in vega10_populate_smc_link_levels()1583 pp_table->PcieLaneCount[i] = pcie_table->pcie_lane[j]; in vega10_populate_smc_link_levels()
88 uint8_t pcie_lane[MAX_PCIE_CONF]; member
100 uint8_t pcie_lane[MAX_PCIE_CONF]; member
43 u16 pcie_lane; member
3737 state->performance_levels[0].pcie_lane, in ci_trim_dpm_states()3739 state->performance_levels[high_limit_count].pcie_lane); in ci_trim_dpm_states()5454 pl->pcie_lane = r600_get_pcie_lane_support(rdev, in ci_parse_pplib_clock_info()5473 pl->pcie_lane = pi->vbios_boot_state.pcie_lane_bootup_value; in ci_parse_pplib_clock_info()5483 if (pi->pcie_lane_powersaving.max < pl->pcie_lane) in ci_parse_pplib_clock_info()5484 pi->pcie_lane_powersaving.max = pl->pcie_lane; in ci_parse_pplib_clock_info()5485 if (pi->pcie_lane_powersaving.min > pl->pcie_lane) in ci_parse_pplib_clock_info()5486 pi->pcie_lane_powersaving.min = pl->pcie_lane; in ci_parse_pplib_clock_info()5494 if (pi->pcie_lane_performance.max < pl->pcie_lane) in ci_parse_pplib_clock_info()5495 pi->pcie_lane_performance.max = pl->pcie_lane; in ci_parse_pplib_clock_info()[all …]