1 /* SPDX-License-Identifier: GPL-2.0+ */
2 /*
3 * Rockchip AXI PCIe controller driver
4 *
5 * Copyright (c) 2018 Rockchip, Inc.
6 *
7 * Author: Shawn Lin <shawn.lin@rock-chips.com>
8 *
9 */
10
11 #ifndef _PCIE_ROCKCHIP_H
12 #define _PCIE_ROCKCHIP_H
13
14 #include <linux/kernel.h>
15 #include <linux/pci.h>
16 #include <linux/pci-ecam.h>
17
18 /*
19 * The upper 16 bits of PCIE_CLIENT_CONFIG are a write mask for the lower 16
20 * bits. This allows atomic updates of the register without locking.
21 */
22 #define HIWORD_UPDATE(mask, val) (((mask) << 16) | (val))
23 #define HIWORD_UPDATE_BIT(val) HIWORD_UPDATE(val, val)
24
25 #define ENCODE_LANES(x) ((((x) >> 1) & 3) << 4)
26 #define MAX_LANE_NUM 4
27 #define MAX_REGION_LIMIT 32
28 #define MIN_EP_APERTURE 28
29
30 #define PCIE_CLIENT_BASE 0x0
31 #define PCIE_CLIENT_CONFIG (PCIE_CLIENT_BASE + 0x00)
32 #define PCIE_CLIENT_CONF_ENABLE HIWORD_UPDATE_BIT(0x0001)
33 #define PCIE_CLIENT_CONF_DISABLE HIWORD_UPDATE(0x0001, 0)
34 #define PCIE_CLIENT_LINK_TRAIN_ENABLE HIWORD_UPDATE_BIT(0x0002)
35 #define PCIE_CLIENT_ARI_ENABLE HIWORD_UPDATE_BIT(0x0008)
36 #define PCIE_CLIENT_CONF_LANE_NUM(x) HIWORD_UPDATE(0x0030, ENCODE_LANES(x))
37 #define PCIE_CLIENT_MODE_RC HIWORD_UPDATE_BIT(0x0040)
38 #define PCIE_CLIENT_MODE_EP HIWORD_UPDATE(0x0040, 0)
39 #define PCIE_CLIENT_GEN_SEL_1 HIWORD_UPDATE(0x0080, 0)
40 #define PCIE_CLIENT_GEN_SEL_2 HIWORD_UPDATE_BIT(0x0080)
41 #define PCIE_CLIENT_DEBUG_OUT_0 (PCIE_CLIENT_BASE + 0x3c)
42 #define PCIE_CLIENT_DEBUG_LTSSM_MASK GENMASK(5, 0)
43 #define PCIE_CLIENT_DEBUG_LTSSM_L1 0x18
44 #define PCIE_CLIENT_DEBUG_LTSSM_L2 0x19
45 #define PCIE_CLIENT_BASIC_STATUS1 (PCIE_CLIENT_BASE + 0x48)
46 #define PCIE_CLIENT_LINK_STATUS_UP 0x00300000
47 #define PCIE_CLIENT_LINK_STATUS_MASK 0x00300000
48 #define PCIE_CLIENT_INT_MASK (PCIE_CLIENT_BASE + 0x4c)
49 #define PCIE_CLIENT_INT_STATUS (PCIE_CLIENT_BASE + 0x50)
50 #define PCIE_CLIENT_INTR_MASK GENMASK(8, 5)
51 #define PCIE_CLIENT_INTR_SHIFT 5
52 #define PCIE_CLIENT_INT_LEGACY_DONE BIT(15)
53 #define PCIE_CLIENT_INT_MSG BIT(14)
54 #define PCIE_CLIENT_INT_HOT_RST BIT(13)
55 #define PCIE_CLIENT_INT_DPA BIT(12)
56 #define PCIE_CLIENT_INT_FATAL_ERR BIT(11)
57 #define PCIE_CLIENT_INT_NFATAL_ERR BIT(10)
58 #define PCIE_CLIENT_INT_CORR_ERR BIT(9)
59 #define PCIE_CLIENT_INT_INTD BIT(8)
60 #define PCIE_CLIENT_INT_INTC BIT(7)
61 #define PCIE_CLIENT_INT_INTB BIT(6)
62 #define PCIE_CLIENT_INT_INTA BIT(5)
63 #define PCIE_CLIENT_INT_LOCAL BIT(4)
64 #define PCIE_CLIENT_INT_UDMA BIT(3)
65 #define PCIE_CLIENT_INT_PHY BIT(2)
66 #define PCIE_CLIENT_INT_HOT_PLUG BIT(1)
67 #define PCIE_CLIENT_INT_PWR_STCG BIT(0)
68
69 #define PCIE_CLIENT_INT_LEGACY \
70 (PCIE_CLIENT_INT_INTA | PCIE_CLIENT_INT_INTB | \
71 PCIE_CLIENT_INT_INTC | PCIE_CLIENT_INT_INTD)
72
73 #define PCIE_CLIENT_INT_CLI \
74 (PCIE_CLIENT_INT_CORR_ERR | PCIE_CLIENT_INT_NFATAL_ERR | \
75 PCIE_CLIENT_INT_FATAL_ERR | PCIE_CLIENT_INT_DPA | \
76 PCIE_CLIENT_INT_HOT_RST | PCIE_CLIENT_INT_MSG | \
77 PCIE_CLIENT_INT_LEGACY_DONE | PCIE_CLIENT_INT_LEGACY | \
78 PCIE_CLIENT_INT_PHY)
79
80 #define PCIE_CORE_CTRL_MGMT_BASE 0x900000
81 #define PCIE_CORE_CTRL (PCIE_CORE_CTRL_MGMT_BASE + 0x000)
82 #define PCIE_CORE_PL_CONF_SPEED_5G 0x00000008
83 #define PCIE_CORE_PL_CONF_SPEED_MASK 0x00000018
84 #define PCIE_CORE_PL_CONF_LANE_MASK 0x00000006
85 #define PCIE_CORE_PL_CONF_LANE_SHIFT 1
86 #define PCIE_CORE_CTRL_PLC1 (PCIE_CORE_CTRL_MGMT_BASE + 0x004)
87 #define PCIE_CORE_CTRL_PLC1_FTS_MASK GENMASK(23, 8)
88 #define PCIE_CORE_CTRL_PLC1_FTS_SHIFT 8
89 #define PCIE_CORE_CTRL_PLC1_FTS_CNT 0xffff
90 #define PCIE_CORE_TXCREDIT_CFG1 (PCIE_CORE_CTRL_MGMT_BASE + 0x020)
91 #define PCIE_CORE_TXCREDIT_CFG1_MUI_MASK 0xFFFF0000
92 #define PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT 16
93 #define PCIE_CORE_TXCREDIT_CFG1_MUI_ENCODE(x) \
94 (((x) >> 3) << PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT)
95 #define PCIE_CORE_LANE_MAP (PCIE_CORE_CTRL_MGMT_BASE + 0x200)
96 #define PCIE_CORE_LANE_MAP_MASK 0x0000000f
97 #define PCIE_CORE_LANE_MAP_REVERSE BIT(16)
98 #define PCIE_CORE_INT_STATUS (PCIE_CORE_CTRL_MGMT_BASE + 0x20c)
99 #define PCIE_CORE_INT_PRFPE BIT(0)
100 #define PCIE_CORE_INT_CRFPE BIT(1)
101 #define PCIE_CORE_INT_RRPE BIT(2)
102 #define PCIE_CORE_INT_PRFO BIT(3)
103 #define PCIE_CORE_INT_CRFO BIT(4)
104 #define PCIE_CORE_INT_RT BIT(5)
105 #define PCIE_CORE_INT_RTR BIT(6)
106 #define PCIE_CORE_INT_PE BIT(7)
107 #define PCIE_CORE_INT_MTR BIT(8)
108 #define PCIE_CORE_INT_UCR BIT(9)
109 #define PCIE_CORE_INT_FCE BIT(10)
110 #define PCIE_CORE_INT_CT BIT(11)
111 #define PCIE_CORE_INT_UTC BIT(18)
112 #define PCIE_CORE_INT_MMVC BIT(19)
113 #define PCIE_CORE_CONFIG_VENDOR (PCIE_CORE_CTRL_MGMT_BASE + 0x44)
114 #define PCIE_CORE_INT_MASK (PCIE_CORE_CTRL_MGMT_BASE + 0x210)
115 #define PCIE_CORE_PHY_FUNC_CFG (PCIE_CORE_CTRL_MGMT_BASE + 0x2c0)
116 #define PCIE_RC_BAR_CONF (PCIE_CORE_CTRL_MGMT_BASE + 0x300)
117 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_DISABLED 0x0
118 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_IO_32BITS 0x1
119 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_MEM_32BITS 0x4
120 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_PREFETCH_MEM_32BITS 0x5
121 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_MEM_64BITS 0x6
122 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_PREFETCH_MEM_64BITS 0x7
123
124 #define PCIE_CORE_INT \
125 (PCIE_CORE_INT_PRFPE | PCIE_CORE_INT_CRFPE | \
126 PCIE_CORE_INT_RRPE | PCIE_CORE_INT_CRFO | \
127 PCIE_CORE_INT_RT | PCIE_CORE_INT_RTR | \
128 PCIE_CORE_INT_PE | PCIE_CORE_INT_MTR | \
129 PCIE_CORE_INT_UCR | PCIE_CORE_INT_FCE | \
130 PCIE_CORE_INT_CT | PCIE_CORE_INT_UTC | \
131 PCIE_CORE_INT_MMVC)
132
133 #define PCIE_RC_RP_ATS_BASE 0x400000
134 #define PCIE_RC_CONFIG_NORMAL_BASE 0x800000
135 #define PCIE_RC_CONFIG_BASE 0xa00000
136 #define PCIE_RC_CONFIG_RID_CCR (PCIE_RC_CONFIG_BASE + 0x08)
137 #define PCIE_RC_CONFIG_DCR (PCIE_RC_CONFIG_BASE + 0xc4)
138 #define PCIE_RC_CONFIG_DCR_CSPL_SHIFT 18
139 #define PCIE_RC_CONFIG_DCR_CSPL_LIMIT 0xff
140 #define PCIE_RC_CONFIG_DCR_CPLS_SHIFT 26
141 #define PCIE_RC_CONFIG_DCSR (PCIE_RC_CONFIG_BASE + 0xc8)
142 #define PCIE_RC_CONFIG_DCSR_MPS_MASK GENMASK(7, 5)
143 #define PCIE_RC_CONFIG_DCSR_MPS_256 (0x1 << 5)
144 #define PCIE_RC_CONFIG_LINK_CAP (PCIE_RC_CONFIG_BASE + 0xcc)
145 #define PCIE_RC_CONFIG_LINK_CAP_L0S BIT(10)
146 #define PCIE_RC_CONFIG_LCS (PCIE_RC_CONFIG_BASE + 0xd0)
147 #define PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2 (PCIE_RC_CONFIG_BASE + 0x90c)
148 #define PCIE_RC_CONFIG_THP_CAP (PCIE_RC_CONFIG_BASE + 0x274)
149 #define PCIE_RC_CONFIG_THP_CAP_NEXT_MASK GENMASK(31, 20)
150
151 #define PCIE_CORE_AXI_CONF_BASE 0xc00000
152 #define PCIE_CORE_OB_REGION_ADDR0 (PCIE_CORE_AXI_CONF_BASE + 0x0)
153 #define PCIE_CORE_OB_REGION_ADDR0_NUM_BITS 0x3f
154 #define PCIE_CORE_OB_REGION_ADDR0_LO_ADDR 0xffffff00
155 #define PCIE_CORE_OB_REGION_ADDR1 (PCIE_CORE_AXI_CONF_BASE + 0x4)
156 #define PCIE_CORE_OB_REGION_DESC0 (PCIE_CORE_AXI_CONF_BASE + 0x8)
157 #define PCIE_CORE_OB_REGION_DESC1 (PCIE_CORE_AXI_CONF_BASE + 0xc)
158
159 #define PCIE_CORE_AXI_INBOUND_BASE 0xc00800
160 #define PCIE_RP_IB_ADDR0 (PCIE_CORE_AXI_INBOUND_BASE + 0x0)
161 #define PCIE_CORE_IB_REGION_ADDR0_NUM_BITS 0x3f
162 #define PCIE_CORE_IB_REGION_ADDR0_LO_ADDR 0xffffff00
163 #define PCIE_RP_IB_ADDR1 (PCIE_CORE_AXI_INBOUND_BASE + 0x4)
164
165 /* Size of one AXI Region (not Region 0) */
166 #define AXI_REGION_SIZE BIT(20)
167 /* Size of Region 0, equal to sum of sizes of other regions */
168 #define AXI_REGION_0_SIZE (32 * (0x1 << 20))
169 #define OB_REG_SIZE_SHIFT 5
170 #define IB_ROOT_PORT_REG_SIZE_SHIFT 3
171 #define AXI_WRAPPER_IO_WRITE 0x6
172 #define AXI_WRAPPER_MEM_WRITE 0x2
173 #define AXI_WRAPPER_TYPE0_CFG 0xa
174 #define AXI_WRAPPER_TYPE1_CFG 0xb
175 #define AXI_WRAPPER_NOR_MSG 0xc
176
177 #define MAX_AXI_IB_ROOTPORT_REGION_NUM 3
178 #define MIN_AXI_ADDR_BITS_PASSED 8
179 #define PCIE_RC_SEND_PME_OFF 0x11960
180 #define ROCKCHIP_VENDOR_ID 0x1d87
181 #define PCIE_LINK_IS_L2(x) \
182 (((x) & PCIE_CLIENT_DEBUG_LTSSM_MASK) == PCIE_CLIENT_DEBUG_LTSSM_L2)
183 #define PCIE_LINK_UP(x) \
184 (((x) & PCIE_CLIENT_LINK_STATUS_MASK) == PCIE_CLIENT_LINK_STATUS_UP)
185 #define PCIE_LINK_IS_GEN2(x) \
186 (((x) & PCIE_CORE_PL_CONF_SPEED_MASK) == PCIE_CORE_PL_CONF_SPEED_5G)
187
188 #define RC_REGION_0_ADDR_TRANS_H 0x00000000
189 #define RC_REGION_0_ADDR_TRANS_L 0x00000000
190 #define RC_REGION_0_PASS_BITS (25 - 1)
191 #define RC_REGION_0_TYPE_MASK GENMASK(3, 0)
192 #define MAX_AXI_WRAPPER_REGION_NUM 33
193
194 #define ROCKCHIP_PCIE_MSG_ROUTING_TO_RC 0x0
195 #define ROCKCHIP_PCIE_MSG_ROUTING_VIA_ADDR 0x1
196 #define ROCKCHIP_PCIE_MSG_ROUTING_VIA_ID 0x2
197 #define ROCKCHIP_PCIE_MSG_ROUTING_BROADCAST 0x3
198 #define ROCKCHIP_PCIE_MSG_ROUTING_LOCAL_INTX 0x4
199 #define ROCKCHIP_PCIE_MSG_ROUTING_PME_ACK 0x5
200 #define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTA 0x20
201 #define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTB 0x21
202 #define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTC 0x22
203 #define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTD 0x23
204 #define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTA 0x24
205 #define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTB 0x25
206 #define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTC 0x26
207 #define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTD 0x27
208 #define ROCKCHIP_PCIE_MSG_ROUTING_MASK GENMASK(7, 5)
209 #define ROCKCHIP_PCIE_MSG_ROUTING(route) \
210 (((route) << 5) & ROCKCHIP_PCIE_MSG_ROUTING_MASK)
211 #define ROCKCHIP_PCIE_MSG_CODE_MASK GENMASK(15, 8)
212 #define ROCKCHIP_PCIE_MSG_CODE(code) \
213 (((code) << 8) & ROCKCHIP_PCIE_MSG_CODE_MASK)
214 #define ROCKCHIP_PCIE_MSG_NO_DATA BIT(16)
215
216 #define ROCKCHIP_PCIE_EP_CMD_STATUS 0x4
217 #define ROCKCHIP_PCIE_EP_CMD_STATUS_IS BIT(19)
218 #define ROCKCHIP_PCIE_EP_MSI_CTRL_REG 0x90
219 #define ROCKCHIP_PCIE_EP_MSI_CTRL_MMC_OFFSET 17
220 #define ROCKCHIP_PCIE_EP_MSI_CTRL_MMC_MASK GENMASK(19, 17)
221 #define ROCKCHIP_PCIE_EP_MSI_CTRL_MME_OFFSET 20
222 #define ROCKCHIP_PCIE_EP_MSI_CTRL_MME_MASK GENMASK(22, 20)
223 #define ROCKCHIP_PCIE_EP_MSI_CTRL_ME BIT(16)
224 #define ROCKCHIP_PCIE_EP_MSI_CTRL_MASK_MSI_CAP BIT(24)
225 #define ROCKCHIP_PCIE_EP_DUMMY_IRQ_ADDR 0x1
226 #define ROCKCHIP_PCIE_EP_PCI_LEGACY_IRQ_ADDR 0x3
227 #define ROCKCHIP_PCIE_EP_FUNC_BASE(fn) (((fn) << 12) & GENMASK(19, 12))
228 #define ROCKCHIP_PCIE_AT_IB_EP_FUNC_BAR_ADDR0(fn, bar) \
229 (PCIE_RC_RP_ATS_BASE + 0x0840 + (fn) * 0x0040 + (bar) * 0x0008)
230 #define ROCKCHIP_PCIE_AT_IB_EP_FUNC_BAR_ADDR1(fn, bar) \
231 (PCIE_RC_RP_ATS_BASE + 0x0844 + (fn) * 0x0040 + (bar) * 0x0008)
232 #define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0(r) \
233 (PCIE_RC_RP_ATS_BASE + 0x0000 + ((r) & 0x1f) * 0x0020)
234 #define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN_MASK GENMASK(19, 12)
235 #define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN(devfn) \
236 (((devfn) << 12) & \
237 ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN_MASK)
238 #define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_BUS_MASK GENMASK(27, 20)
239 #define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_BUS(bus) \
240 (((bus) << 20) & ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_BUS_MASK)
241 #define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR1(r) \
242 (PCIE_RC_RP_ATS_BASE + 0x0004 + ((r) & 0x1f) * 0x0020)
243 #define ROCKCHIP_PCIE_AT_OB_REGION_DESC0_HARDCODED_RID BIT(23)
244 #define ROCKCHIP_PCIE_AT_OB_REGION_DESC0_DEVFN_MASK GENMASK(31, 24)
245 #define ROCKCHIP_PCIE_AT_OB_REGION_DESC0_DEVFN(devfn) \
246 (((devfn) << 24) & ROCKCHIP_PCIE_AT_OB_REGION_DESC0_DEVFN_MASK)
247 #define ROCKCHIP_PCIE_AT_OB_REGION_DESC0(r) \
248 (PCIE_RC_RP_ATS_BASE + 0x0008 + ((r) & 0x1f) * 0x0020)
249 #define ROCKCHIP_PCIE_AT_OB_REGION_DESC1(r) \
250 (PCIE_RC_RP_ATS_BASE + 0x000c + ((r) & 0x1f) * 0x0020)
251 #define ROCKCHIP_PCIE_AT_OB_REGION_CPU_ADDR0(r) \
252 (PCIE_RC_RP_ATS_BASE + 0x0018 + ((r) & 0x1f) * 0x0020)
253 #define ROCKCHIP_PCIE_AT_OB_REGION_CPU_ADDR1(r) \
254 (PCIE_RC_RP_ATS_BASE + 0x001c + ((r) & 0x1f) * 0x0020)
255
256 #define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG0(fn) \
257 (PCIE_CORE_CTRL_MGMT_BASE + 0x0240 + (fn) * 0x0008)
258 #define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG1(fn) \
259 (PCIE_CORE_CTRL_MGMT_BASE + 0x0244 + (fn) * 0x0008)
260 #define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_APERTURE_MASK(b) \
261 (GENMASK(4, 0) << ((b) * 8))
262 #define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_APERTURE(b, a) \
263 (((a) << ((b) * 8)) & \
264 ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_APERTURE_MASK(b))
265 #define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_CTRL_MASK(b) \
266 (GENMASK(7, 5) << ((b) * 8))
267 #define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_CTRL(b, c) \
268 (((c) << ((b) * 8 + 5)) & \
269 ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_CTRL_MASK(b))
270
271 struct rockchip_pcie {
272 void __iomem *reg_base; /* DT axi-base */
273 void __iomem *apb_base; /* DT apb-base */
274 bool legacy_phy;
275 struct phy *phys[MAX_LANE_NUM];
276 struct reset_control *core_rst;
277 struct reset_control *mgmt_rst;
278 struct reset_control *mgmt_sticky_rst;
279 struct reset_control *pipe_rst;
280 struct reset_control *pm_rst;
281 struct reset_control *aclk_rst;
282 struct reset_control *pclk_rst;
283 struct clk *aclk_pcie;
284 struct clk *aclk_perf_pcie;
285 struct clk *hclk_pcie;
286 struct clk *clk_pcie_pm;
287 struct regulator *vpcie12v; /* 12V power supply */
288 struct regulator *vpcie3v3; /* 3.3V power supply */
289 struct regulator *vpcie1v8; /* 1.8V power supply */
290 struct regulator *vpcie0v9; /* 0.9V power supply */
291 struct gpio_desc *ep_gpio;
292 u32 lanes;
293 u8 lanes_map;
294 int link_gen;
295 struct device *dev;
296 struct irq_domain *irq_domain;
297 int offset;
298 void __iomem *msg_region;
299 phys_addr_t msg_bus_addr;
300 bool is_rc;
301 struct resource *mem_res;
302 };
303
rockchip_pcie_read(struct rockchip_pcie * rockchip,u32 reg)304 static u32 rockchip_pcie_read(struct rockchip_pcie *rockchip, u32 reg)
305 {
306 return readl(rockchip->apb_base + reg);
307 }
308
rockchip_pcie_write(struct rockchip_pcie * rockchip,u32 val,u32 reg)309 static void rockchip_pcie_write(struct rockchip_pcie *rockchip, u32 val,
310 u32 reg)
311 {
312 writel(val, rockchip->apb_base + reg);
313 }
314
315 int rockchip_pcie_parse_dt(struct rockchip_pcie *rockchip);
316 int rockchip_pcie_init_port(struct rockchip_pcie *rockchip);
317 int rockchip_pcie_get_phys(struct rockchip_pcie *rockchip);
318 void rockchip_pcie_deinit_phys(struct rockchip_pcie *rockchip);
319 int rockchip_pcie_enable_clocks(struct rockchip_pcie *rockchip);
320 void rockchip_pcie_disable_clocks(void *data);
321 void rockchip_pcie_cfg_configuration_accesses(
322 struct rockchip_pcie *rockchip, u32 type);
323
324 #endif /* _PCIE_ROCKCHIP_H */
325