1 /* SPDX-License-Identifier: GPL-2.0 */
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86 
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105 
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119 #define MT8192_TOP_AXI_PROT_EN_MM_DISP			(BIT(0) | BIT(2) | \
120 							BIT(10) | BIT(12) | \
121 							BIT(14) | BIT(16) | \
122 							BIT(24) | BIT(26))
123 #define MT8192_TOP_AXI_PROT_EN_MM_CAM_2ND		(BIT(1) | BIT(3))
124 #define MT8192_TOP_AXI_PROT_EN_MM_DISP_2ND		(BIT(1) | BIT(3) | \
125 							BIT(15) | BIT(17) | \
126 							BIT(25) | BIT(27))
127 #define MT8192_TOP_AXI_PROT_EN_MM_ISP2			BIT(14)
128 #define MT8192_TOP_AXI_PROT_EN_MM_ISP2_2ND		BIT(15)
129 #define MT8192_TOP_AXI_PROT_EN_MM_IPE			BIT(16)
130 #define MT8192_TOP_AXI_PROT_EN_MM_IPE_2ND		BIT(17)
131 #define MT8192_TOP_AXI_PROT_EN_MM_VDEC			BIT(24)
132 #define MT8192_TOP_AXI_PROT_EN_MM_VDEC_2ND		BIT(25)
133 #define MT8192_TOP_AXI_PROT_EN_MM_VENC			BIT(26)
134 #define MT8192_TOP_AXI_PROT_EN_MM_VENC_2ND		BIT(27)
135 #define MT8192_TOP_AXI_PROT_EN_MM_2_ISP			BIT(8)
136 #define MT8192_TOP_AXI_PROT_EN_MM_2_DISP		(BIT(8) | BIT(12))
137 #define MT8192_TOP_AXI_PROT_EN_MM_2_ISP_2ND		BIT(9)
138 #define MT8192_TOP_AXI_PROT_EN_MM_2_DISP_2ND		(BIT(9) | BIT(13))
139 #define MT8192_TOP_AXI_PROT_EN_MM_2_MDP			BIT(12)
140 #define MT8192_TOP_AXI_PROT_EN_MM_2_MDP_2ND		BIT(13)
141 #define MT8192_TOP_AXI_PROT_EN_VDNR_CAM			BIT(21)
142 
143 #define MT8186_TOP_AXI_PROT_EN_SET			(0x2A0)
144 #define MT8186_TOP_AXI_PROT_EN_CLR			(0x2A4)
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147 #define MT8186_TOP_AXI_PROT_EN_1_CLR			(0x2AC)
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149 #define MT8186_TOP_AXI_PROT_EN_2_SET			(0x2B0)
150 #define MT8186_TOP_AXI_PROT_EN_2_CLR			(0x2B4)
151 #define MT8186_TOP_AXI_PROT_EN_2_STA			(0x26C)
152 #define MT8186_TOP_AXI_PROT_EN_3_SET			(0x2B8)
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154 #define MT8186_TOP_AXI_PROT_EN_3_STA			(0x2C8)
155 
156 /* MFG1 */
157 #define MT8186_TOP_AXI_PROT_EN_1_MFG1_STEP1		(GENMASK(28, 27))
158 #define MT8186_TOP_AXI_PROT_EN_MFG1_STEP2		(GENMASK(22, 21))
159 #define MT8186_TOP_AXI_PROT_EN_MFG1_STEP3		(BIT(25))
160 #define MT8186_TOP_AXI_PROT_EN_1_MFG1_STEP4		(BIT(29))
161 /* DIS */
162 #define MT8186_TOP_AXI_PROT_EN_1_DIS_STEP1		(GENMASK(12, 11))
163 #define MT8186_TOP_AXI_PROT_EN_DIS_STEP2		(GENMASK(2, 1) | GENMASK(11, 10))
164 /* IMG */
165 #define MT8186_TOP_AXI_PROT_EN_1_IMG_STEP1		(BIT(23))
166 #define MT8186_TOP_AXI_PROT_EN_1_IMG_STEP2		(BIT(15))
167 /* IPE */
168 #define MT8186_TOP_AXI_PROT_EN_1_IPE_STEP1		(BIT(24))
169 #define MT8186_TOP_AXI_PROT_EN_1_IPE_STEP2		(BIT(16))
170 /* CAM */
171 #define MT8186_TOP_AXI_PROT_EN_1_CAM_STEP1		(GENMASK(22, 21))
172 #define MT8186_TOP_AXI_PROT_EN_1_CAM_STEP2		(GENMASK(14, 13))
173 /* VENC */
174 #define MT8186_TOP_AXI_PROT_EN_1_VENC_STEP1		(BIT(31))
175 #define MT8186_TOP_AXI_PROT_EN_1_VENC_STEP2		(BIT(19))
176 /* VDEC */
177 #define MT8186_TOP_AXI_PROT_EN_1_VDEC_STEP1		(BIT(30))
178 #define MT8186_TOP_AXI_PROT_EN_1_VDEC_STEP2		(BIT(17))
179 /* WPE */
180 #define MT8186_TOP_AXI_PROT_EN_2_WPE_STEP1		(BIT(17))
181 #define MT8186_TOP_AXI_PROT_EN_2_WPE_STEP2		(BIT(16))
182 /* CONN_ON */
183 #define MT8186_TOP_AXI_PROT_EN_1_CONN_ON_STEP1		(BIT(18))
184 #define MT8186_TOP_AXI_PROT_EN_CONN_ON_STEP2		(BIT(14))
185 #define MT8186_TOP_AXI_PROT_EN_CONN_ON_STEP3		(BIT(13))
186 #define MT8186_TOP_AXI_PROT_EN_CONN_ON_STEP4		(BIT(16))
187 /* ADSP_TOP */
188 #define MT8186_TOP_AXI_PROT_EN_3_ADSP_TOP_STEP1		(GENMASK(12, 11))
189 #define MT8186_TOP_AXI_PROT_EN_3_ADSP_TOP_STEP2		(GENMASK(1, 0))
190 
191 #define MT8183_TOP_AXI_PROT_EN_STA1			0x228
192 #define MT8183_TOP_AXI_PROT_EN_STA1_1			0x258
193 #define MT8183_TOP_AXI_PROT_EN_SET			0x2a0
194 #define MT8183_TOP_AXI_PROT_EN_CLR			0x2a4
195 #define MT8183_TOP_AXI_PROT_EN_1_SET			0x2a8
196 #define MT8183_TOP_AXI_PROT_EN_1_CLR			0x2ac
197 #define MT8183_TOP_AXI_PROT_EN_MCU_SET			0x2c4
198 #define MT8183_TOP_AXI_PROT_EN_MCU_CLR			0x2c8
199 #define MT8183_TOP_AXI_PROT_EN_MCU_STA1			0x2e4
200 #define MT8183_TOP_AXI_PROT_EN_MM_SET			0x2d4
201 #define MT8183_TOP_AXI_PROT_EN_MM_CLR			0x2d8
202 #define MT8183_TOP_AXI_PROT_EN_MM_STA1			0x2ec
203 
204 #define MT8183_TOP_AXI_PROT_EN_DISP			(BIT(10) | BIT(11))
205 #define MT8183_TOP_AXI_PROT_EN_CONN			(BIT(13) | BIT(14))
206 #define MT8183_TOP_AXI_PROT_EN_MFG			(BIT(21) | BIT(22))
207 #define MT8183_TOP_AXI_PROT_EN_CAM			BIT(28)
208 #define MT8183_TOP_AXI_PROT_EN_VPU_TOP			BIT(27)
209 #define MT8183_TOP_AXI_PROT_EN_1_DISP			(BIT(16) | BIT(17))
210 #define MT8183_TOP_AXI_PROT_EN_1_MFG			GENMASK(21, 19)
211 #define MT8183_TOP_AXI_PROT_EN_MM_ISP			(BIT(3) | BIT(8))
212 #define MT8183_TOP_AXI_PROT_EN_MM_ISP_2ND		BIT(10)
213 #define MT8183_TOP_AXI_PROT_EN_MM_CAM			(BIT(4) | BIT(5) | \
214 							 BIT(9) | BIT(13))
215 #define MT8183_TOP_AXI_PROT_EN_MM_VPU_TOP		(GENMASK(9, 6) | \
216 							 BIT(12))
217 #define MT8183_TOP_AXI_PROT_EN_MM_VPU_TOP_2ND		(BIT(10) | BIT(11))
218 #define MT8183_TOP_AXI_PROT_EN_MM_CAM_2ND		BIT(11)
219 #define MT8183_TOP_AXI_PROT_EN_MCU_VPU_CORE0_2ND	(BIT(0) | BIT(2) | \
220 							 BIT(4))
221 #define MT8183_TOP_AXI_PROT_EN_MCU_VPU_CORE1_2ND	(BIT(1) | BIT(3) | \
222 							 BIT(5))
223 #define MT8183_TOP_AXI_PROT_EN_MCU_VPU_CORE0		BIT(6)
224 #define MT8183_TOP_AXI_PROT_EN_MCU_VPU_CORE1		BIT(7)
225 
226 #define MT8183_SMI_COMMON_CLAMP_EN			0x3c0
227 #define MT8183_SMI_COMMON_CLAMP_EN_SET			0x3c4
228 #define MT8183_SMI_COMMON_CLAMP_EN_CLR			0x3c8
229 
230 #define MT8183_SMI_COMMON_SMI_CLAMP_DISP		GENMASK(7, 0)
231 #define MT8183_SMI_COMMON_SMI_CLAMP_VENC		BIT(1)
232 #define MT8183_SMI_COMMON_SMI_CLAMP_ISP			BIT(2)
233 #define MT8183_SMI_COMMON_SMI_CLAMP_CAM			(BIT(3) | BIT(4))
234 #define MT8183_SMI_COMMON_SMI_CLAMP_VPU_TOP		(BIT(5) | BIT(6))
235 #define MT8183_SMI_COMMON_SMI_CLAMP_VDEC		BIT(7)
236 
237 #define MT8173_TOP_AXI_PROT_EN_MCI_M2		BIT(0)
238 #define MT8173_TOP_AXI_PROT_EN_MM_M0		BIT(1)
239 #define MT8173_TOP_AXI_PROT_EN_MM_M1		BIT(2)
240 #define MT8173_TOP_AXI_PROT_EN_MMAPB_S		BIT(6)
241 #define MT8173_TOP_AXI_PROT_EN_L2C_M2		BIT(9)
242 #define MT8173_TOP_AXI_PROT_EN_L2SS_SMI		BIT(11)
243 #define MT8173_TOP_AXI_PROT_EN_L2SS_ADD		BIT(12)
244 #define MT8173_TOP_AXI_PROT_EN_CCI_M2		BIT(13)
245 #define MT8173_TOP_AXI_PROT_EN_MFG_S		BIT(14)
246 #define MT8173_TOP_AXI_PROT_EN_PERI_M0		BIT(15)
247 #define MT8173_TOP_AXI_PROT_EN_PERI_M1		BIT(16)
248 #define MT8173_TOP_AXI_PROT_EN_DEBUGSYS		BIT(17)
249 #define MT8173_TOP_AXI_PROT_EN_CQ_DMA		BIT(18)
250 #define MT8173_TOP_AXI_PROT_EN_GCPU		BIT(19)
251 #define MT8173_TOP_AXI_PROT_EN_IOMMU		BIT(20)
252 #define MT8173_TOP_AXI_PROT_EN_MFG_M0		BIT(21)
253 #define MT8173_TOP_AXI_PROT_EN_MFG_M1		BIT(22)
254 #define MT8173_TOP_AXI_PROT_EN_MFG_SNOOP_OUT	BIT(23)
255 
256 #define MT8167_TOP_AXI_PROT_EN_MM_EMI		BIT(1)
257 #define MT8167_TOP_AXI_PROT_EN_MCU_MFG		BIT(2)
258 #define MT8167_TOP_AXI_PROT_EN_CONN_EMI		BIT(4)
259 #define MT8167_TOP_AXI_PROT_EN_MFG_EMI		BIT(5)
260 #define MT8167_TOP_AXI_PROT_EN_CONN_MCU		BIT(8)
261 #define MT8167_TOP_AXI_PROT_EN_MCU_CONN		BIT(9)
262 #define MT8167_TOP_AXI_PROT_EN_MCU_MM		BIT(11)
263 
264 #define MT2701_TOP_AXI_PROT_EN_MM_M0		BIT(1)
265 #define MT2701_TOP_AXI_PROT_EN_CONN_M		BIT(2)
266 #define MT2701_TOP_AXI_PROT_EN_CONN_S		BIT(8)
267 
268 #define MT7622_TOP_AXI_PROT_EN_ETHSYS		(BIT(3) | BIT(17))
269 #define MT7622_TOP_AXI_PROT_EN_HIF0		(BIT(24) | BIT(25))
270 #define MT7622_TOP_AXI_PROT_EN_HIF1		(BIT(26) | BIT(27) | \
271 						 BIT(28))
272 #define MT7622_TOP_AXI_PROT_EN_WB		(BIT(2) | BIT(6) | \
273 						 BIT(7) | BIT(8))
274 
275 #define INFRA_TOPAXI_PROTECTEN			0x0220
276 #define INFRA_TOPAXI_PROTECTSTA1		0x0228
277 #define INFRA_TOPAXI_PROTECTEN_SET		0x0260
278 #define INFRA_TOPAXI_PROTECTEN_CLR		0x0264
279 
280 #define MT8192_INFRA_CTRL			0x290
281 #define MT8192_INFRA_CTRL_DISABLE_MFG2ACP	BIT(9)
282 
283 #define REG_INFRA_MISC				0xf00
284 #define F_DDR_4GB_SUPPORT_EN			BIT(13)
285 
286 int mtk_infracfg_set_bus_protection(struct regmap *infracfg, u32 mask,
287 		bool reg_update);
288 int mtk_infracfg_clear_bus_protection(struct regmap *infracfg, u32 mask,
289 		bool reg_update);
290 #endif /* __SOC_MEDIATEK_INFRACFG_H */
291