86 #define  SATA_MEM_RESET_RD(src)		(((src) & 0x00000020) >> 5)  argument
95 #define  REGSPEC_CFG_I_TX_WORDMODE0_SET(dst, src) \  argument
96 		(((dst) & ~0x00070000) | (((u32) (src) << 16) & 0x00070000))
97 #define  REGSPEC_CFG_I_RX_WORDMODE0_SET(dst, src) \  argument
98 		(((dst) & ~0x00e00000) | (((u32) (src) << 21) & 0x00e00000))
100 #define  REGSPEC_CFG_I_CUSTOMER_PIN_MODE0_SET(dst, src) \  argument
101 		(((dst) & ~0x00007fff) | (((u32) (src)) & 0x00007fff))
103 #define  CFG_I_SPD_SEL_CDR_OVR1_SET(dst, src) \  argument
104 		(((dst) & ~0x0000000f) | (((u32) (src)) & 0x0000000f))
110 #define  CFG_IND_ADDR_SET(dst, src) \  argument
111 		(((dst) & ~0x003ffff0) | (((u32) (src) << 4) & 0x003ffff0))
115 #define  I_RESET_B_SET(dst, src) \  argument
116 		(((dst) & ~0x00000001) | (((u32) (src)) & 0x00000001))
117 #define  I_PLL_FBDIV_SET(dst, src) \  argument
118 		(((dst) & ~0x001ff000) | (((u32) (src) << 12) & 0x001ff000))
119 #define  I_CUSTOMEROV_SET(dst, src) \  argument
120 		(((dst) & ~0x00000f80) | (((u32) (src) << 7) & 0x00000f80))
121 #define  O_PLL_LOCK_RD(src)		(((src) & 0x40000000) >> 30)  argument
122 #define  O_PLL_READY_RD(src)		(((src) & 0x80000000) >> 31)  argument
127 #define  CMU_REG0_PLL_REF_SEL_SET(dst, src)	\  argument
128 		(((dst) & ~0x00002000) | (((u32) (src) << 13) & 0x00002000))
130 #define  CMU_REG0_CAL_COUNT_RESOL_SET(dst, src) \  argument
131 		(((dst) & ~0x000000e0) | (((u32) (src) << 5) & 0x000000e0))
133 #define  CMU_REG1_PLL_CP_SET(dst, src) \  argument
134 		(((dst) & ~0x00003c00) | (((u32) (src) << 10) & 0x00003c00))
135 #define  CMU_REG1_PLL_MANUALCAL_SET(dst, src) \  argument
136 		(((dst) & ~0x00000008) | (((u32) (src) << 3) & 0x00000008))
137 #define  CMU_REG1_PLL_CP_SEL_SET(dst, src) \  argument
138 		(((dst) & ~0x000003e0) | (((u32) (src) << 5) & 0x000003e0))
140 #define  CMU_REG1_REFCLK_CMOS_SEL_SET(dst, src)	\  argument
141 		(((dst) & ~0x00000001) | (((u32) (src) << 0) & 0x00000001))
143 #define  CMU_REG2_PLL_REFDIV_SET(dst, src) \  argument
144 		(((dst) & ~0x0000c000) | (((u32) (src) << 14) & 0x0000c000))
145 #define  CMU_REG2_PLL_LFRES_SET(dst, src) \  argument
146 		(((dst) & ~0x0000001e) | (((u32) (src) << 1) & 0x0000001e))
147 #define  CMU_REG2_PLL_FBDIV_SET(dst, src) \  argument
148 		(((dst) & ~0x00003fe0) | (((u32) (src) << 5) & 0x00003fe0))
150 #define  CMU_REG3_VCOVARSEL_SET(dst, src) \  argument
151 		(((dst) & ~0x0000000f) | (((u32) (src) << 0) & 0x0000000f))
152 #define  CMU_REG3_VCO_MOMSEL_INIT_SET(dst, src) \  argument
153 		(((dst) & ~0x000003f0) | (((u32) (src) << 4) & 0x000003f0))
154 #define  CMU_REG3_VCO_MANMOMSEL_SET(dst, src) \  argument
155 		(((dst) & ~0x0000fc00) | (((u32) (src) << 10) & 0x0000fc00))
158 #define  CMU_REG5_PLL_LFSMCAP_SET(dst, src) \  argument
159 		(((dst) & ~0x0000c000) | (((u32) (src) << 14) & 0x0000c000))
160 #define  CMU_REG5_PLL_LOCK_RESOLUTION_SET(dst, src) \  argument
161 		(((dst) & ~0x0000000e) | (((u32) (src) << 1) & 0x0000000e))
162 #define  CMU_REG5_PLL_LFCAP_SET(dst, src) \  argument
163 		(((dst) & ~0x00003000) | (((u32) (src) << 12) & 0x00003000))
166 #define  CMU_REG6_PLL_VREGTRIM_SET(dst, src) \  argument
167 		(((dst) & ~0x00000600) | (((u32) (src) << 9) & 0x00000600))
168 #define  CMU_REG6_MAN_PVT_CAL_SET(dst, src) \  argument
169 		(((dst) & ~0x00000004) | (((u32) (src) << 2) & 0x00000004))
171 #define  CMU_REG7_PLL_CALIB_DONE_RD(src) ((0x00004000 & (u32) (src)) >> 14)  argument
172 #define  CMU_REG7_VCO_CAL_FAIL_RD(src)	((0x00000c00 & (u32) (src)) >> 10)  argument
183 #define  CMU_REG9_TX_WORD_MODE_CH1_SET(dst, src) \  argument
184 		(((dst) & ~0x00000380) | (((u32) (src) << 7) & 0x00000380))
185 #define  CMU_REG9_TX_WORD_MODE_CH0_SET(dst, src) \  argument
186 		(((dst) & ~0x00000070) | (((u32) (src) << 4) & 0x00000070))
187 #define  CMU_REG9_PLL_POST_DIVBY2_SET(dst, src) \  argument
188 		(((dst) & ~0x00000008) | (((u32) (src) << 3) & 0x00000008))
189 #define  CMU_REG9_VBG_BYPASSB_SET(dst, src) \  argument
190 		(((dst) & ~0x00000004) | (((u32) (src) << 2) & 0x00000004))
191 #define  CMU_REG9_IGEN_BYPASS_SET(dst, src) \  argument
192 		(((dst) & ~0x00000002) | (((u32) (src) << 1) & 0x00000002))
194 #define  CMU_REG10_VREG_REFSEL_SET(dst, src) \  argument
195 		(((dst) & ~0x00000001) | (((u32) (src) << 0) & 0x00000001))
198 #define  CMU_REG12_STATE_DELAY9_SET(dst, src) \  argument
199 		(((dst) & ~0x000000f0) | (((u32) (src) << 4) & 0x000000f0))
206 #define  CMU_REG16_VCOCAL_WAIT_BTW_CODE_SET(dst, src) \  argument
207 		(((dst) & ~0x0000001c) | (((u32) (src) << 2) & 0x0000001c))
208 #define  CMU_REG16_CALIBRATION_DONE_OVERRIDE_SET(dst, src) \  argument
209 		(((dst) & ~0x00000040) | (((u32) (src) << 6) & 0x00000040))
210 #define  CMU_REG16_BYPASS_PLL_LOCK_SET(dst, src) \  argument
211 		(((dst) & ~0x00000020) | (((u32) (src) << 5) & 0x00000020))
213 #define  CMU_REG17_PVT_CODE_R2A_SET(dst, src) \  argument
214 		(((dst) & ~0x00007f00) | (((u32) (src) << 8) & 0x00007f00))
215 #define  CMU_REG17_RESERVED_7_SET(dst, src) \  argument
216 		(((dst) & ~0x000000e0) | (((u32) (src) << 5) & 0x000000e0))
227 #define  CMU_REG26_FORCE_PLL_LOCK_SET(dst, src) \  argument
228 		(((dst) & ~0x00000001) | (((u32) (src) << 0) & 0x00000001))
233 #define  CMU_REG30_LOCK_COUNT_SET(dst, src) \  argument
234 		(((dst) & ~0x00000006) | (((u32) (src) << 1) & 0x00000006))
235 #define  CMU_REG30_PCIE_MODE_SET(dst, src) \  argument
236 		(((dst) & ~0x00000008) | (((u32) (src) << 3) & 0x00000008))
240 #define  CMU_REG32_PVT_CAL_WAIT_SEL_SET(dst, src) \  argument
241 		(((dst) & ~0x00000006) | (((u32) (src) << 1) & 0x00000006))
242 #define  CMU_REG32_IREF_ADJ_SET(dst, src) \  argument
243 		(((dst) & ~0x00000180) | (((u32) (src) << 7) & 0x00000180))
246 #define  CMU_REG34_VCO_CAL_VTH_LO_MAX_SET(dst, src) \  argument
247 		(((dst) & ~0x0000000f) | (((u32) (src) << 0) & 0x0000000f))
248 #define  CMU_REG34_VCO_CAL_VTH_HI_MAX_SET(dst, src) \  argument
249 		(((dst) & ~0x00000f00) | (((u32) (src) << 8) & 0x00000f00))
250 #define  CMU_REG34_VCO_CAL_VTH_LO_MIN_SET(dst, src) \  argument
251 		(((dst) & ~0x000000f0) | (((u32) (src) << 4) & 0x000000f0))
252 #define  CMU_REG34_VCO_CAL_VTH_HI_MIN_SET(dst, src) \  argument
253 		(((dst) & ~0x0000f000) | (((u32) (src) << 12) & 0x0000f000))
255 #define  CMU_REG35_PLL_SSC_MOD_SET(dst, src) \  argument
256 		(((dst) & ~0x0000fe00) | (((u32) (src) << 9) & 0x0000fe00))
258 #define  CMU_REG36_PLL_SSC_EN_SET(dst, src) \  argument
259 		(((dst) & ~0x00000010) | (((u32) (src) << 4) & 0x00000010))
260 #define  CMU_REG36_PLL_SSC_VSTEP_SET(dst, src) \  argument
261 		(((dst) & ~0x0000ffc0) | (((u32) (src) << 6) & 0x0000ffc0))
262 #define  CMU_REG36_PLL_SSC_DSMSEL_SET(dst, src) \  argument
263 		(((dst) & ~0x00000020) | (((u32) (src) << 5) & 0x00000020))
270 #define  RXTX_REG0_CTLE_EQ_HR_SET(dst, src) \  argument
271 		(((dst) & ~0x0000f800) | (((u32) (src) << 11) & 0x0000f800))
272 #define  RXTX_REG0_CTLE_EQ_QR_SET(dst, src) \  argument
273 		(((dst) & ~0x000007c0) | (((u32) (src) << 6) & 0x000007c0))
274 #define  RXTX_REG0_CTLE_EQ_FR_SET(dst, src) \  argument
275 		(((dst) & ~0x0000003e) | (((u32) (src) << 1) & 0x0000003e))
277 #define  RXTX_REG1_RXACVCM_SET(dst, src) \  argument
278 		(((dst) & ~0x0000f000) | (((u32) (src) << 12) & 0x0000f000))
279 #define  RXTX_REG1_CTLE_EQ_SET(dst, src) \  argument
280 		(((dst) & ~0x00000f80) | (((u32) (src) << 7) & 0x00000f80))
281 #define  RXTX_REG1_RXVREG1_SET(dst, src) \  argument
282 		(((dst) & ~0x00000060) | (((u32) (src) << 5) & 0x00000060))
283 #define  RXTX_REG1_RXIREF_ADJ_SET(dst, src) \  argument
284 		(((dst) & ~0x00000006) | (((u32) (src) << 1) &  0x00000006))
286 #define  RXTX_REG2_VTT_ENA_SET(dst, src) \  argument
287 		(((dst) & ~0x00000100) | (((u32) (src) << 8) & 0x00000100))
288 #define  RXTX_REG2_TX_FIFO_ENA_SET(dst, src) \  argument
289 		(((dst) & ~0x00000020) | (((u32) (src) << 5) & 0x00000020))
290 #define  RXTX_REG2_VTT_SEL_SET(dst, src) \  argument
291 		(((dst) & ~0x000000c0) | (((u32) (src) << 6) & 0x000000c0))
294 #define  RXTX_REG4_TX_DATA_RATE_SET(dst, src) \  argument
295 		(((dst) & ~0x0000c000) | (((u32) (src) << 14) & 0x0000c000))
296 #define  RXTX_REG4_TX_WORD_MODE_SET(dst, src) \  argument
297 		(((dst) & ~0x00003800) | (((u32) (src) << 11) & 0x00003800))
299 #define  RXTX_REG5_TX_CN1_SET(dst, src) \  argument
300 		(((dst) & ~0x0000f800) | (((u32) (src) << 11) & 0x0000f800))
301 #define  RXTX_REG5_TX_CP1_SET(dst, src) \  argument
302 		(((dst) & ~0x000007e0) | (((u32) (src) << 5) & 0x000007e0))
303 #define  RXTX_REG5_TX_CN2_SET(dst, src) \  argument
304 		(((dst) & ~0x0000001f) | (((u32) (src) << 0) & 0x0000001f))
306 #define  RXTX_REG6_TXAMP_CNTL_SET(dst, src) \  argument
307 		(((dst) & ~0x00000780) | (((u32) (src) << 7) & 0x00000780))
308 #define  RXTX_REG6_TXAMP_ENA_SET(dst, src) \  argument
309 		(((dst) & ~0x00000040) | (((u32) (src) << 6) & 0x00000040))
310 #define  RXTX_REG6_RX_BIST_ERRCNT_RD_SET(dst, src) \  argument
311 		(((dst) & ~0x00000001) | (((u32) (src) << 0) & 0x00000001))
312 #define  RXTX_REG6_TX_IDLE_SET(dst, src) \  argument
313 		(((dst) & ~0x00000008) | (((u32) (src) << 3) & 0x00000008))
314 #define  RXTX_REG6_RX_BIST_RESYNC_SET(dst, src) \  argument
315 		(((dst) & ~0x00000002) | (((u32) (src) << 1) & 0x00000002))
319 #define  RXTX_REG7_BIST_ENA_RX_SET(dst, src) \  argument
320 		(((dst) & ~0x00000040) | (((u32) (src) << 6) & 0x00000040))
321 #define  RXTX_REG7_RX_WORD_MODE_SET(dst, src) \  argument
322 		(((dst) & ~0x00003800) | (((u32) (src) << 11) & 0x00003800))
324 #define  RXTX_REG8_CDR_LOOP_ENA_SET(dst, src) \  argument
325 		(((dst) & ~0x00004000) | (((u32) (src) << 14) & 0x00004000))
326 #define  RXTX_REG8_CDR_BYPASS_RXLOS_SET(dst, src) \  argument
327 		(((dst) & ~0x00000800) | (((u32) (src) << 11) & 0x00000800))
328 #define  RXTX_REG8_SSC_ENABLE_SET(dst, src) \  argument
329 		(((dst) & ~0x00000200) | (((u32) (src) << 9) & 0x00000200))
330 #define  RXTX_REG8_SD_VREF_SET(dst, src) \  argument
331 		(((dst) & ~0x000000f0) | (((u32) (src) << 4) & 0x000000f0))
332 #define  RXTX_REG8_SD_DISABLE_SET(dst, src) \  argument
333 		(((dst) & ~0x00000100) | (((u32) (src) << 8) & 0x00000100))
335 #define  RXTX_REG7_RESETB_RXD_SET(dst, src) \  argument
336 		(((dst) & ~0x00000100) | (((u32) (src) << 8) & 0x00000100))
337 #define  RXTX_REG7_RESETB_RXA_SET(dst, src) \  argument
338 		(((dst) & ~0x00000080) | (((u32) (src) << 7) & 0x00000080))
340 #define  RXTX_REG7_LOOP_BACK_ENA_CTLE_SET(dst, src) \  argument
341 		(((dst) & ~0x00004000) | (((u32) (src) << 14) & 0x00004000))
343 #define  RXTX_REG11_PHASE_ADJUST_LIMIT_SET(dst, src) \  argument
344 		(((dst) & ~0x0000f800) | (((u32) (src) << 11) & 0x0000f800))
346 #define  RXTX_REG12_LATCH_OFF_ENA_SET(dst, src) \  argument
347 		(((dst) & ~0x00002000) | (((u32) (src) << 13) & 0x00002000))
348 #define  RXTX_REG12_SUMOS_ENABLE_SET(dst, src) \  argument
349 		(((dst) & ~0x00000004) | (((u32) (src) << 2) & 0x00000004))
351 #define  RXTX_REG12_RX_DET_TERM_ENABLE_SET(dst, src) \  argument
352 		(((dst) & ~0x00000002) | (((u32) (src) << 1) & 0x00000002))
355 #define  RXTX_REG14_CLTE_LATCAL_MAN_PROG_SET(dst, src) \  argument
356 		(((dst) & ~0x0000003f) | (((u32) (src) << 0) & 0x0000003f))
357 #define  RXTX_REG14_CTLE_LATCAL_MAN_ENA_SET(dst, src) \  argument
358 		(((dst) & ~0x00000040) | (((u32) (src) << 6) & 0x00000040))
360 #define  RXTX_REG26_PERIOD_ERROR_LATCH_SET(dst, src) \  argument
361 		(((dst) & ~0x00003800) | (((u32) (src) << 11) & 0x00003800))
362 #define  RXTX_REG26_BLWC_ENA_SET(dst, src) \  argument
363 		(((dst) & ~0x00000008) | (((u32) (src) << 3) & 0x00000008))
365 #define  RXTX_REG21_DO_LATCH_CALOUT_RD(src) ((0x0000fc00 & (u32) (src)) >> 10)  argument
366 #define  RXTX_REG21_XO_LATCH_CALOUT_RD(src) ((0x000003f0 & (u32) (src)) >> 4)  argument
367 #define  RXTX_REG21_LATCH_CAL_FAIL_ODD_RD(src)	((0x0000000f & (u32)(src)))  argument
369 #define  RXTX_REG22_SO_LATCH_CALOUT_RD(src) ((0x000003f0 & (u32) (src)) >> 4)  argument
370 #define  RXTX_REG22_EO_LATCH_CALOUT_RD(src) ((0x0000fc00 & (u32) (src)) >> 10)  argument
371 #define  RXTX_REG22_LATCH_CAL_FAIL_EVEN_RD(src)	((0x0000000f & (u32)(src)))  argument
373 #define  RXTX_REG23_DE_LATCH_CALOUT_RD(src) ((0x0000fc00 & (u32) (src)) >> 10)  argument
374 #define  RXTX_REG23_XE_LATCH_CALOUT_RD(src) ((0x000003f0 & (u32) (src)) >> 4)  argument
376 #define  RXTX_REG24_EE_LATCH_CALOUT_RD(src) ((0x0000fc00 & (u32) (src)) >> 10)  argument
377 #define  RXTX_REG24_SE_LATCH_CALOUT_RD(src) ((0x000003f0 & (u32) (src)) >> 4)  argument
382 #define  RXTX_REG38_CUSTOMER_PINMODE_INV_SET(dst, src) \  argument
383 		(((dst) & 0x0000fffe) | (((u32) (src) << 1) & 0x0000fffe))
402 #define  RXTX_REG61_ISCAN_INBERT_SET(dst, src) \  argument
403 		(((dst) & ~0x00000010) | (((u32) (src) << 4) & 0x00000010))
404 #define  RXTX_REG61_LOADFREQ_SHIFT_SET(dst, src) \  argument
405 		(((dst) & ~0x00000008) | (((u32) (src) << 3) & 0x00000008))
406 #define  RXTX_REG61_EYE_COUNT_WIDTH_SEL_SET(dst, src) \  argument
407 		(((dst) & ~0x000000c0) | (((u32) (src) << 6) & 0x000000c0))
408 #define  RXTX_REG61_SPD_SEL_CDR_SET(dst, src) \  argument
409 		(((dst) & ~0x00003c00) | (((u32) (src) << 10) & 0x00003c00))
411 #define  RXTX_REG62_PERIOD_H1_QLATCH_SET(dst, src) \  argument
412 		(((dst) & ~0x00003800) | (((u32) (src) << 11) & 0x00003800))
414 #define  RXTX_REG89_MU_TH7_SET(dst, src) \  argument
415 		(((dst) & ~0x0000f800) | (((u32) (src) << 11) & 0x0000f800))
416 #define  RXTX_REG89_MU_TH8_SET(dst, src) \  argument
417 		(((dst) & ~0x000007c0) | (((u32) (src) << 6) & 0x000007c0))
418 #define  RXTX_REG89_MU_TH9_SET(dst, src) \  argument
419 		(((dst) & ~0x0000003e) | (((u32) (src) << 1) & 0x0000003e))
421 #define  RXTX_REG96_MU_FREQ1_SET(dst, src) \  argument
422 		(((dst) & ~0x0000f800) | (((u32) (src) << 11) & 0x0000f800))
423 #define  RXTX_REG96_MU_FREQ2_SET(dst, src) \  argument
424 		(((dst) & ~0x000007c0) | (((u32) (src) << 6) & 0x000007c0))
425 #define  RXTX_REG96_MU_FREQ3_SET(dst, src) \  argument
426 		(((dst) & ~0x0000003e) | (((u32) (src) << 1) & 0x0000003e))
428 #define  RXTX_REG99_MU_PHASE1_SET(dst, src) \  argument
429 		(((dst) & ~0x0000f800) | (((u32) (src) << 11) & 0x0000f800))
430 #define  RXTX_REG99_MU_PHASE2_SET(dst, src) \  argument
431 		(((dst) & ~0x000007c0) | (((u32) (src) << 6) & 0x000007c0))
432 #define  RXTX_REG99_MU_PHASE3_SET(dst, src) \  argument
433 		(((dst) & ~0x0000003e) | (((u32) (src) << 1) & 0x0000003e))
435 #define  RXTX_REG102_FREQLOOP_LIMIT_SET(dst, src) \  argument
436 		(((dst) & ~0x00000060) | (((u32) (src) << 5) & 0x00000060))
439 #define  RXTX_REG121_SUMOS_CAL_CODE_RD(src) ((0x0000003e & (u32)(src)) >> 0x1)  argument
441 #define  RXTX_REG125_PQ_REG_SET(dst, src) \  argument
442 		(((dst) & ~0x0000fe00) | (((u32) (src) << 9) & 0x0000fe00))
443 #define  RXTX_REG125_SIGN_PQ_SET(dst, src) \  argument
444 		(((dst) & ~0x00000100) | (((u32) (src) << 8) & 0x00000100))
445 #define  RXTX_REG125_SIGN_PQ_2C_SET(dst, src) \  argument
446 		(((dst) & ~0x00000080) | (((u32) (src) << 7) & 0x00000080))
447 #define  RXTX_REG125_PHZ_MANUALCODE_SET(dst, src) \  argument
448 		(((dst) & ~0x0000007c) | (((u32) (src) << 2) & 0x0000007c))
449 #define  RXTX_REG125_PHZ_MANUAL_SET(dst, src) \  argument
450 		(((dst) & ~0x00000002) | (((u32) (src) << 1) & 0x00000002))
454 #define  RXTX_REG127_FORCE_SUM_CAL_START_SET(dst, src) \  argument
455 		(((dst) & ~0x00000002) | (((u32) (src) << 1) & 0x00000002))
456 #define  RXTX_REG127_FORCE_LAT_CAL_START_SET(dst, src) \  argument
457 		(((dst) & ~0x00000004) | (((u32) (src) << 2) & 0x00000004))
458 #define  RXTX_REG127_LATCH_MAN_CAL_ENA_SET(dst, src) \  argument
459 		(((dst) & ~0x00000008) | (((u32) (src) << 3) & 0x00000008))
460 #define  RXTX_REG127_DO_LATCH_MANCAL_SET(dst, src) \  argument
461 		(((dst) & ~0x0000fc00) | (((u32) (src) << 10) & 0x0000fc00))
462 #define  RXTX_REG127_XO_LATCH_MANCAL_SET(dst, src) \  argument
463 		(((dst) & ~0x000003f0) | (((u32) (src) << 4) & 0x000003f0))
465 #define  RXTX_REG128_LATCH_CAL_WAIT_SEL_SET(dst, src) \  argument
466 		(((dst) & ~0x0000000c) | (((u32) (src) << 2) & 0x0000000c))
467 #define  RXTX_REG128_EO_LATCH_MANCAL_SET(dst, src) \  argument
468 		(((dst) & ~0x0000fc00) | (((u32) (src) << 10) & 0x0000fc00))
469 #define  RXTX_REG128_SO_LATCH_MANCAL_SET(dst, src) \  argument
470 		(((dst) & ~0x000003f0) | (((u32) (src) << 4) & 0x000003f0))
472 #define  RXTX_REG129_DE_LATCH_MANCAL_SET(dst, src) \  argument
473 		(((dst) & ~0x0000fc00) | (((u32) (src) << 10) & 0x0000fc00))
474 #define  RXTX_REG129_XE_LATCH_MANCAL_SET(dst, src) \  argument
475 		(((dst) & ~0x000003f0) | (((u32) (src) << 4) & 0x000003f0))
477 #define  RXTX_REG130_EE_LATCH_MANCAL_SET(dst, src) \  argument
478 		(((dst) & ~0x0000fc00) | (((u32) (src) << 10) & 0x0000fc00))
479 #define  RXTX_REG130_SE_LATCH_MANCAL_SET(dst, src) \  argument
480 		(((dst) & ~0x000003f0) | (((u32) (src) << 4) & 0x000003f0))
482 #define  RXTX_REG145_TX_IDLE_SATA_SET(dst, src) \  argument
483 		(((dst) & ~0x00000001) | (((u32) (src) << 0) & 0x00000001))
484 #define  RXTX_REG145_RXES_ENA_SET(dst, src) \  argument
485 		(((dst) & ~0x00000002) | (((u32) (src) << 1) & 0x00000002))
486 #define  RXTX_REG145_RXDFE_CONFIG_SET(dst, src) \  argument
487 		(((dst) & ~0x0000c000) | (((u32) (src) << 14) & 0x0000c000))
488 #define  RXTX_REG145_RXVWES_LATENA_SET(dst, src) \  argument
489 		(((dst) & ~0x00000004) | (((u32) (src) << 2) & 0x00000004))