135 		iwl_set_bit(trans, CSR_GP_CNTRL,  in iwl_trans_pcie_sw_reset()
388 	__iwl_trans_pcie_set_bit(trans, CSR_GP_CNTRL,  in iwl_pcie_apm_lp_xtal_enable()
398 		__iwl_trans_pcie_clear_bit(trans, CSR_GP_CNTRL,  in iwl_pcie_apm_lp_xtal_enable()
447 	iwl_clear_bit(trans, CSR_GP_CNTRL, CSR_GP_CNTRL_REG_FLAG_INIT_DONE);  in iwl_pcie_apm_lp_xtal_enable()
454 	__iwl_trans_pcie_clear_bit(trans, CSR_GP_CNTRL,  in iwl_pcie_apm_lp_xtal_enable()
471 		iwl_set_bit(trans, CSR_GP_CNTRL,  in iwl_pcie_apm_stop_master()
474 		ret = iwl_poll_bit(trans, CSR_GP_CNTRL,  in iwl_pcie_apm_stop_master()
535 	iwl_clear_bit(trans, CSR_GP_CNTRL, CSR_GP_CNTRL_REG_FLAG_INIT_DONE);  in iwl_pcie_apm_stop()
1276 		iwl_clear_bit(trans, CSR_GP_CNTRL,  in _iwl_trans_pcie_stop_device()
1279 		iwl_clear_bit(trans, CSR_GP_CNTRL,  in _iwl_trans_pcie_stop_device()
1504 	iwl_clear_bit(trans, CSR_GP_CNTRL,  in iwl_pcie_d3_complete_suspend()
1506 	iwl_clear_bit(trans, CSR_GP_CNTRL, CSR_GP_CNTRL_REG_FLAG_INIT_DONE);  in iwl_pcie_d3_complete_suspend()
1588 	iwl_set_bit(trans, CSR_GP_CNTRL,  in iwl_trans_pcie_d3_resume()
1610 		iwl_clear_bit(trans, CSR_GP_CNTRL,  in iwl_trans_pcie_d3_resume()
2100 	__iwl_trans_pcie_set_bit(trans, CSR_GP_CNTRL, write);  in __iwl_trans_pcie_grab_nic_access()
2124 	ret = iwl_poll_bit(trans, CSR_GP_CNTRL, poll, mask, 15000);  in __iwl_trans_pcie_grab_nic_access()
2126 		u32 cntrl = iwl_read32(trans, CSR_GP_CNTRL);  in __iwl_trans_pcie_grab_nic_access()
2217 		__iwl_trans_pcie_clear_bit(trans, CSR_GP_CNTRL,  in iwl_trans_pcie_release_nic_access()
2220 		__iwl_trans_pcie_clear_bit(trans, CSR_GP_CNTRL,  in iwl_trans_pcie_release_nic_access()
2445 	IWL_CMD(CSR_GP_CNTRL);  in get_csr_string()
2479 		CSR_GP_CNTRL,  in iwl_pcie_dump_csr()
2795 			!(iwl_read32(trans, CSR_GP_CNTRL) &  in iwl_dbgfs_rfkill_read()