Lines Matching refs:clkr
41 .clkr = {
58 .clkr = {
75 .clkr = {
104 .clkr.hw.init = &(struct clk_init_data){
107 &gpll0.clkr.hw,
122 { .hw = &gpll0.clkr.hw },
123 { .hw = &gpll0_out_even.clkr.hw },
135 { .hw = &gpll0.clkr.hw },
137 { .hw = &gpll0_out_even.clkr.hw },
157 { .hw = &gpll0.clkr.hw },
177 { .hw = &gpll0.clkr.hw },
179 { .hw = &gpll0_out_even.clkr.hw },
184 { .hw = &gpll0.clkr.hw },
185 { .hw = &gpll0_out_even.clkr.hw },
191 { .hw = &gpll0.clkr.hw },
197 { .hw = &gpll0.clkr.hw },
210 { .hw = &gpll0.clkr.hw },
211 { .hw = &gpll4.clkr.hw },
212 { .hw = &gpll0_out_even.clkr.hw },
224 { .hw = &gpll0.clkr.hw },
225 { .hw = &gpll6.clkr.hw },
226 { .hw = &gpll0_out_even.clkr.hw },
240 .clkr.hw.init = &(struct clk_init_data){
259 .clkr.hw.init = &(struct clk_init_data){
279 .clkr.hw.init = &(struct clk_init_data){
302 .clkr.hw.init = &(struct clk_init_data){
316 .clkr.hw.init = &(struct clk_init_data){
330 .clkr.hw.init = &(struct clk_init_data){
350 .clkr.hw.init = &(struct clk_init_data){
364 .clkr.hw.init = &(struct clk_init_data){
384 .clkr.hw.init = &(struct clk_init_data){
406 .clkr.hw.init = &(struct clk_init_data){
427 .clkr.hw.init = &(struct clk_init_data){
467 .clkr.hw.init = &gcc_qupv3_wrap0_s0_clk_src_init,
483 .clkr.hw.init = &gcc_qupv3_wrap0_s1_clk_src_init,
499 .clkr.hw.init = &gcc_qupv3_wrap0_s2_clk_src_init,
515 .clkr.hw.init = &gcc_qupv3_wrap0_s3_clk_src_init,
531 .clkr.hw.init = &gcc_qupv3_wrap0_s4_clk_src_init,
547 .clkr.hw.init = &gcc_qupv3_wrap0_s5_clk_src_init,
563 .clkr.hw.init = &gcc_qupv3_wrap0_s6_clk_src_init,
579 .clkr.hw.init = &gcc_qupv3_wrap0_s7_clk_src_init,
595 .clkr.hw.init = &gcc_qupv3_wrap1_s0_clk_src_init,
611 .clkr.hw.init = &gcc_qupv3_wrap1_s1_clk_src_init,
627 .clkr.hw.init = &gcc_qupv3_wrap1_s2_clk_src_init,
643 .clkr.hw.init = &gcc_qupv3_wrap1_s3_clk_src_init,
659 .clkr.hw.init = &gcc_qupv3_wrap1_s4_clk_src_init,
675 .clkr.hw.init = &gcc_qupv3_wrap1_s5_clk_src_init,
691 .clkr.hw.init = &gcc_qupv3_wrap1_s6_clk_src_init,
707 .clkr.hw.init = &gcc_qupv3_wrap1_s7_clk_src_init,
728 .clkr.hw.init = &(struct clk_init_data){
750 .clkr.hw.init = &(struct clk_init_data){
775 .clkr.hw.init = &(struct clk_init_data){
799 .clkr.hw.init = &(struct clk_init_data){
824 .clkr.hw.init = &(struct clk_init_data){
843 .clkr.hw.init = &(struct clk_init_data){
866 .clkr.hw.init = &(struct clk_init_data){
888 .clkr.hw.init = &(struct clk_init_data){
902 .clkr.hw.init = &(struct clk_init_data){
923 .clkr.hw.init = &(struct clk_init_data){
946 .clkr.hw.init = &(struct clk_init_data){
960 .clkr.hw.init = &(struct clk_init_data){
974 .clkr.hw.init = &(struct clk_init_data){
988 .clkr.hw.init = &(struct clk_init_data){
1011 .clkr.hw.init = &(struct clk_init_data){
1033 .clkr.hw.init = &(struct clk_init_data){
1047 .clkr.hw.init = &(struct clk_init_data){
1061 .clkr.hw.init = &(struct clk_init_data){
1075 .clkr.hw.init = &(struct clk_init_data){
1089 .clkr.hw.init = &(struct clk_init_data){
1103 .clkr.hw.init = &(struct clk_init_data){
1124 .clkr.hw.init = &(struct clk_init_data){
1135 .clkr = {
1150 .clkr = {
1156 &gcc_ufs_card_axi_clk_src.clkr.hw,
1170 .clkr = {
1176 &gcc_ufs_phy_axi_clk_src.clkr.hw,
1188 .clkr = {
1194 &gcc_usb30_prim_master_clk_src.clkr.hw,
1206 .clkr = {
1212 &gcc_usb30_sec_master_clk_src.clkr.hw,
1224 .clkr = {
1230 &gcc_vsensor_clk_src.clkr.hw,
1244 .clkr = {
1259 .clkr = {
1273 .clkr = {
1286 .clkr = {
1302 .clkr = {
1315 .clkr = {
1328 .clkr = {
1341 .clkr = {
1347 &gcc_usb30_prim_master_clk_src.clkr.hw,
1359 .clkr = {
1365 &gcc_usb30_sec_master_clk_src.clkr.hw,
1377 .clkr = {
1383 &gcc_cpuss_ahb_clk_src.clkr.hw,
1395 .clkr = {
1401 &gcc_cpuss_rbcpr_clk_src.clkr.hw,
1417 .clkr = {
1423 &gcc_sdm670_cpuss_rbcpr_clk_src.clkr.hw,
1435 .clkr = {
1450 .clkr = {
1464 .clkr = {
1476 .clkr = {
1482 &gpll0.clkr.hw,
1492 .clkr = {
1498 &gpll0_out_even.clkr.hw,
1509 .clkr = {
1523 .clkr = {
1529 &gcc_gp1_clk_src.clkr.hw,
1541 .clkr = {
1547 &gcc_gp2_clk_src.clkr.hw,
1559 .clkr = {
1565 &gcc_gp3_clk_src.clkr.hw,
1579 .clkr = {
1592 .clkr = {
1598 &gpll0.clkr.hw,
1608 .clkr = {
1614 &gpll0_out_even.clkr.hw,
1625 .clkr = {
1638 .clkr = {
1651 .clkr = {
1664 .clkr = {
1670 &gcc_vsensor_clk_src.clkr.hw,
1682 .clkr = {
1697 .clkr = {
1709 .clkr = {
1724 .clkr = {
1737 .clkr = {
1750 .clkr = {
1763 .clkr = {
1769 &gcc_vsensor_clk_src.clkr.hw,
1781 .clkr = {
1787 &gcc_pcie_0_aux_clk_src.clkr.hw,
1801 .clkr = {
1814 .clkr = {
1827 .clkr = {
1839 .clkr = {
1859 .clkr = {
1872 .clkr = {
1885 .clkr = {
1891 &gcc_pcie_1_aux_clk_src.clkr.hw,
1905 .clkr = {
1918 .clkr = {
1931 .clkr = {
1943 .clkr = {
1962 .clkr = {
1975 .clkr = {
1988 .clkr = {
1994 &gcc_pcie_0_aux_clk_src.clkr.hw,
2006 .clkr = {
2012 &gcc_pcie_phy_refgen_clk_src.clkr.hw,
2024 .clkr = {
2030 &gcc_pdm2_clk_src.clkr.hw,
2044 .clkr = {
2057 .clkr = {
2072 .clkr = {
2087 .clkr = {
2102 .clkr = {
2117 .clkr = {
2130 .clkr = {
2143 .clkr = {
2149 &gcc_qspi_core_clk_src.clkr.hw,
2161 .clkr = {
2167 &gcc_qupv3_wrap0_s0_clk_src.clkr.hw,
2179 .clkr = {
2185 &gcc_qupv3_wrap0_s1_clk_src.clkr.hw,
2197 .clkr = {
2203 &gcc_qupv3_wrap0_s2_clk_src.clkr.hw,
2215 .clkr = {
2221 &gcc_qupv3_wrap0_s3_clk_src.clkr.hw,
2233 .clkr = {
2239 &gcc_qupv3_wrap0_s4_clk_src.clkr.hw,
2251 .clkr = {
2257 &gcc_qupv3_wrap0_s5_clk_src.clkr.hw,
2269 .clkr = {
2275 &gcc_qupv3_wrap0_s6_clk_src.clkr.hw,
2287 .clkr = {
2293 &gcc_qupv3_wrap0_s7_clk_src.clkr.hw,
2305 .clkr = {
2311 &gcc_qupv3_wrap1_s0_clk_src.clkr.hw,
2323 .clkr = {
2329 &gcc_qupv3_wrap1_s1_clk_src.clkr.hw,
2341 .clkr = {
2347 &gcc_qupv3_wrap1_s2_clk_src.clkr.hw,
2359 .clkr = {
2365 &gcc_qupv3_wrap1_s3_clk_src.clkr.hw,
2377 .clkr = {
2383 &gcc_qupv3_wrap1_s4_clk_src.clkr.hw,
2395 .clkr = {
2401 &gcc_qupv3_wrap1_s5_clk_src.clkr.hw,
2413 .clkr = {
2419 &gcc_qupv3_wrap1_s6_clk_src.clkr.hw,
2431 .clkr = {
2437 &gcc_qupv3_wrap1_s7_clk_src.clkr.hw,
2449 .clkr = {
2464 .clkr = {
2477 .clkr = {
2492 .clkr = {
2505 .clkr = {
2518 .clkr = {
2524 &gcc_sdcc1_apps_clk_src.clkr.hw,
2536 .clkr = {
2542 &gcc_sdcc1_ice_core_clk_src.clkr.hw,
2554 .clkr = {
2567 .clkr = {
2573 &gcc_sdcc2_apps_clk_src.clkr.hw,
2585 .clkr = {
2598 .clkr = {
2604 &gcc_sdcc4_apps_clk_src.clkr.hw,
2620 .clkr = {
2626 &gcc_sdm670_sdcc4_apps_clk_src.clkr.hw,
2638 .clkr = {
2644 &gcc_cpuss_ahb_clk_src.clkr.hw,
2656 .clkr = {
2669 .clkr = {
2682 .clkr = {
2688 &gcc_tsif_ref_clk_src.clkr.hw,
2702 .clkr = {
2717 .clkr = {
2723 &gcc_ufs_card_axi_clk_src.clkr.hw,
2735 .clkr = {
2750 .clkr = {
2756 &gcc_ufs_card_ice_core_clk_src.clkr.hw,
2770 .clkr = {
2776 &gcc_ufs_card_phy_aux_clk_src.clkr.hw,
2787 .clkr = {
2799 .clkr = {
2811 .clkr = {
2826 .clkr = {
2832 &gcc_ufs_card_unipro_core_clk_src.clkr.hw,
2844 .clkr = {
2859 .clkr = {
2874 .clkr = {
2880 &gcc_ufs_phy_axi_clk_src.clkr.hw,
2894 .clkr = {
2900 &gcc_ufs_phy_ice_core_clk_src.clkr.hw,
2914 .clkr = {
2920 &gcc_ufs_phy_phy_aux_clk_src.clkr.hw,
2931 .clkr = {
2943 .clkr = {
2955 .clkr = {
2970 .clkr = {
2976 &gcc_ufs_phy_unipro_core_clk_src.clkr.hw,
2988 .clkr = {
2994 &gcc_usb30_prim_master_clk_src.clkr.hw,
3006 .clkr = {
3012 &gcc_usb30_prim_mock_utmi_clk_src.clkr.hw,
3024 .clkr = {
3037 .clkr = {
3043 &gcc_usb30_sec_master_clk_src.clkr.hw,
3055 .clkr = {
3061 &gcc_usb30_sec_mock_utmi_clk_src.clkr.hw,
3073 .clkr = {
3086 .clkr = {
3099 .clkr = {
3105 &gcc_usb3_prim_phy_aux_clk_src.clkr.hw,
3117 .clkr = {
3123 &gcc_usb3_prim_phy_aux_clk_src.clkr.hw,
3134 .clkr = {
3147 .clkr = {
3160 .clkr = {
3166 &gcc_usb3_sec_phy_aux_clk_src.clkr.hw,
3178 .clkr = {
3184 &gcc_usb3_sec_phy_aux_clk_src.clkr.hw,
3195 .clkr = {
3210 .clkr = {
3223 .clkr = {
3229 &gcc_vsensor_clk_src.clkr.hw,
3241 .clkr = {
3247 &gcc_vsensor_clk_src.clkr.hw,
3259 .clkr = {
3265 &gcc_vsensor_clk_src.clkr.hw,
3279 .clkr = {
3293 .clkr = {
3306 .clkr = {
3322 .clkr = {
3335 .clkr = {
3341 &gcc_vs_ctrl_clk_src.clkr.hw,
3353 .clkr = {
3369 .clkr = {
3385 .clkr = {
3399 .clkr = {
3529 [GCC_AGGRE_UFS_PHY_AXI_CLK] = &gcc_aggre_ufs_phy_axi_clk.clkr,
3530 [GCC_AGGRE_USB3_PRIM_AXI_CLK] = &gcc_aggre_usb3_prim_axi_clk.clkr,
3531 [GCC_APC_VS_CLK] = &gcc_apc_vs_clk.clkr,
3532 [GCC_BOOT_ROM_AHB_CLK] = &gcc_boot_rom_ahb_clk.clkr,
3533 [GCC_CAMERA_AHB_CLK] = &gcc_camera_ahb_clk.clkr,
3534 [GCC_CAMERA_AXI_CLK] = &gcc_camera_axi_clk.clkr,
3535 [GCC_CAMERA_XO_CLK] = &gcc_camera_xo_clk.clkr,
3536 [GCC_CE1_AHB_CLK] = &gcc_ce1_ahb_clk.clkr,
3537 [GCC_CE1_AXI_CLK] = &gcc_ce1_axi_clk.clkr,
3538 [GCC_CE1_CLK] = &gcc_ce1_clk.clkr,
3539 [GCC_CFG_NOC_USB3_PRIM_AXI_CLK] = &gcc_cfg_noc_usb3_prim_axi_clk.clkr,
3540 [GCC_CPUSS_AHB_CLK] = &gcc_cpuss_ahb_clk.clkr,
3541 [GCC_CPUSS_AHB_CLK_SRC] = &gcc_cpuss_ahb_clk_src.clkr,
3542 [GCC_CPUSS_RBCPR_CLK] = &gcc_sdm670_cpuss_rbcpr_clk.clkr,
3543 [GCC_CPUSS_RBCPR_CLK_SRC] = &gcc_sdm670_cpuss_rbcpr_clk_src.clkr,
3544 [GCC_DDRSS_GPU_AXI_CLK] = &gcc_ddrss_gpu_axi_clk.clkr,
3545 [GCC_DISP_AHB_CLK] = &gcc_disp_ahb_clk.clkr,
3546 [GCC_DISP_AXI_CLK] = &gcc_disp_axi_clk.clkr,
3547 [GCC_DISP_GPLL0_CLK_SRC] = &gcc_disp_gpll0_clk_src.clkr,
3548 [GCC_DISP_GPLL0_DIV_CLK_SRC] = &gcc_disp_gpll0_div_clk_src.clkr,
3549 [GCC_DISP_XO_CLK] = &gcc_disp_xo_clk.clkr,
3550 [GCC_GP1_CLK] = &gcc_gp1_clk.clkr,
3551 [GCC_GP1_CLK_SRC] = &gcc_gp1_clk_src.clkr,
3552 [GCC_GP2_CLK] = &gcc_gp2_clk.clkr,
3553 [GCC_GP2_CLK_SRC] = &gcc_gp2_clk_src.clkr,
3554 [GCC_GP3_CLK] = &gcc_gp3_clk.clkr,
3555 [GCC_GP3_CLK_SRC] = &gcc_gp3_clk_src.clkr,
3556 [GCC_GPU_CFG_AHB_CLK] = &gcc_gpu_cfg_ahb_clk.clkr,
3557 [GCC_GPU_GPLL0_CLK_SRC] = &gcc_gpu_gpll0_clk_src.clkr,
3558 [GCC_GPU_GPLL0_DIV_CLK_SRC] = &gcc_gpu_gpll0_div_clk_src.clkr,
3559 [GCC_GPU_IREF_CLK] = &gcc_gpu_iref_clk.clkr,
3560 [GCC_GPU_MEMNOC_GFX_CLK] = &gcc_gpu_memnoc_gfx_clk.clkr,
3561 [GCC_GPU_SNOC_DVM_GFX_CLK] = &gcc_gpu_snoc_dvm_gfx_clk.clkr,
3562 [GCC_GPU_VS_CLK] = &gcc_gpu_vs_clk.clkr,
3563 [GCC_MSS_AXIS2_CLK] = &gcc_mss_axis2_clk.clkr,
3564 [GCC_MSS_CFG_AHB_CLK] = &gcc_mss_cfg_ahb_clk.clkr,
3565 [GCC_MSS_GPLL0_DIV_CLK_SRC] = &gcc_mss_gpll0_div_clk_src.clkr,
3566 [GCC_MSS_MFAB_AXIS_CLK] = &gcc_mss_mfab_axis_clk.clkr,
3567 [GCC_MSS_Q6_MEMNOC_AXI_CLK] = &gcc_mss_q6_memnoc_axi_clk.clkr,
3568 [GCC_MSS_SNOC_AXI_CLK] = &gcc_mss_snoc_axi_clk.clkr,
3569 [GCC_MSS_VS_CLK] = &gcc_mss_vs_clk.clkr,
3570 [GCC_PDM2_CLK] = &gcc_pdm2_clk.clkr,
3571 [GCC_PDM2_CLK_SRC] = &gcc_pdm2_clk_src.clkr,
3572 [GCC_PDM_AHB_CLK] = &gcc_pdm_ahb_clk.clkr,
3573 [GCC_PDM_XO4_CLK] = &gcc_pdm_xo4_clk.clkr,
3574 [GCC_PRNG_AHB_CLK] = &gcc_prng_ahb_clk.clkr,
3575 [GCC_QMIP_CAMERA_AHB_CLK] = &gcc_qmip_camera_ahb_clk.clkr,
3576 [GCC_QMIP_DISP_AHB_CLK] = &gcc_qmip_disp_ahb_clk.clkr,
3577 [GCC_QMIP_VIDEO_AHB_CLK] = &gcc_qmip_video_ahb_clk.clkr,
3578 [GCC_QUPV3_WRAP0_S0_CLK] = &gcc_qupv3_wrap0_s0_clk.clkr,
3579 [GCC_QUPV3_WRAP0_S0_CLK_SRC] = &gcc_qupv3_wrap0_s0_clk_src.clkr,
3580 [GCC_QUPV3_WRAP0_S1_CLK] = &gcc_qupv3_wrap0_s1_clk.clkr,
3581 [GCC_QUPV3_WRAP0_S1_CLK_SRC] = &gcc_qupv3_wrap0_s1_clk_src.clkr,
3582 [GCC_QUPV3_WRAP0_S2_CLK] = &gcc_qupv3_wrap0_s2_clk.clkr,
3583 [GCC_QUPV3_WRAP0_S2_CLK_SRC] = &gcc_qupv3_wrap0_s2_clk_src.clkr,
3584 [GCC_QUPV3_WRAP0_S3_CLK] = &gcc_qupv3_wrap0_s3_clk.clkr,
3585 [GCC_QUPV3_WRAP0_S3_CLK_SRC] = &gcc_qupv3_wrap0_s3_clk_src.clkr,
3586 [GCC_QUPV3_WRAP0_S4_CLK] = &gcc_qupv3_wrap0_s4_clk.clkr,
3587 [GCC_QUPV3_WRAP0_S4_CLK_SRC] = &gcc_qupv3_wrap0_s4_clk_src.clkr,
3588 [GCC_QUPV3_WRAP0_S5_CLK] = &gcc_qupv3_wrap0_s5_clk.clkr,
3589 [GCC_QUPV3_WRAP0_S5_CLK_SRC] = &gcc_qupv3_wrap0_s5_clk_src.clkr,
3590 [GCC_QUPV3_WRAP0_S6_CLK] = &gcc_qupv3_wrap0_s6_clk.clkr,
3591 [GCC_QUPV3_WRAP0_S6_CLK_SRC] = &gcc_qupv3_wrap0_s6_clk_src.clkr,
3592 [GCC_QUPV3_WRAP0_S7_CLK] = &gcc_qupv3_wrap0_s7_clk.clkr,
3593 [GCC_QUPV3_WRAP0_S7_CLK_SRC] = &gcc_qupv3_wrap0_s7_clk_src.clkr,
3594 [GCC_QUPV3_WRAP1_S0_CLK] = &gcc_qupv3_wrap1_s0_clk.clkr,
3595 [GCC_QUPV3_WRAP1_S0_CLK_SRC] = &gcc_qupv3_wrap1_s0_clk_src.clkr,
3596 [GCC_QUPV3_WRAP1_S1_CLK] = &gcc_qupv3_wrap1_s1_clk.clkr,
3597 [GCC_QUPV3_WRAP1_S1_CLK_SRC] = &gcc_qupv3_wrap1_s1_clk_src.clkr,
3598 [GCC_QUPV3_WRAP1_S2_CLK] = &gcc_qupv3_wrap1_s2_clk.clkr,
3599 [GCC_QUPV3_WRAP1_S2_CLK_SRC] = &gcc_qupv3_wrap1_s2_clk_src.clkr,
3600 [GCC_QUPV3_WRAP1_S3_CLK] = &gcc_qupv3_wrap1_s3_clk.clkr,
3601 [GCC_QUPV3_WRAP1_S3_CLK_SRC] = &gcc_qupv3_wrap1_s3_clk_src.clkr,
3602 [GCC_QUPV3_WRAP1_S4_CLK] = &gcc_qupv3_wrap1_s4_clk.clkr,
3603 [GCC_QUPV3_WRAP1_S4_CLK_SRC] = &gcc_qupv3_wrap1_s4_clk_src.clkr,
3604 [GCC_QUPV3_WRAP1_S5_CLK] = &gcc_qupv3_wrap1_s5_clk.clkr,
3605 [GCC_QUPV3_WRAP1_S5_CLK_SRC] = &gcc_qupv3_wrap1_s5_clk_src.clkr,
3606 [GCC_QUPV3_WRAP1_S6_CLK] = &gcc_qupv3_wrap1_s6_clk.clkr,
3607 [GCC_QUPV3_WRAP1_S6_CLK_SRC] = &gcc_qupv3_wrap1_s6_clk_src.clkr,
3608 [GCC_QUPV3_WRAP1_S7_CLK] = &gcc_qupv3_wrap1_s7_clk.clkr,
3609 [GCC_QUPV3_WRAP1_S7_CLK_SRC] = &gcc_qupv3_wrap1_s7_clk_src.clkr,
3610 [GCC_QUPV3_WRAP_0_M_AHB_CLK] = &gcc_qupv3_wrap_0_m_ahb_clk.clkr,
3611 [GCC_QUPV3_WRAP_0_S_AHB_CLK] = &gcc_qupv3_wrap_0_s_ahb_clk.clkr,
3612 [GCC_QUPV3_WRAP_1_M_AHB_CLK] = &gcc_qupv3_wrap_1_m_ahb_clk.clkr,
3613 [GCC_QUPV3_WRAP_1_S_AHB_CLK] = &gcc_qupv3_wrap_1_s_ahb_clk.clkr,
3614 [GCC_SDCC1_AHB_CLK] = &gcc_sdcc1_ahb_clk.clkr,
3615 [GCC_SDCC1_APPS_CLK] = &gcc_sdcc1_apps_clk.clkr,
3616 [GCC_SDCC1_APPS_CLK_SRC] = &gcc_sdcc1_apps_clk_src.clkr,
3617 [GCC_SDCC1_ICE_CORE_CLK_SRC] = &gcc_sdcc1_ice_core_clk_src.clkr,
3618 [GCC_SDCC1_ICE_CORE_CLK] = &gcc_sdcc1_ice_core_clk.clkr,
3619 [GCC_SDCC2_AHB_CLK] = &gcc_sdcc2_ahb_clk.clkr,
3620 [GCC_SDCC2_APPS_CLK] = &gcc_sdcc2_apps_clk.clkr,
3621 [GCC_SDCC2_APPS_CLK_SRC] = &gcc_sdcc2_apps_clk_src.clkr,
3622 [GCC_SDCC4_AHB_CLK] = &gcc_sdcc4_ahb_clk.clkr,
3623 [GCC_SDCC4_APPS_CLK] = &gcc_sdm670_sdcc4_apps_clk.clkr,
3624 [GCC_SDCC4_APPS_CLK_SRC] = &gcc_sdm670_sdcc4_apps_clk_src.clkr,
3625 [GCC_SYS_NOC_CPUSS_AHB_CLK] = &gcc_sys_noc_cpuss_ahb_clk.clkr,
3626 [GCC_TSIF_AHB_CLK] = &gcc_tsif_ahb_clk.clkr,
3628 &gcc_tsif_inactivity_timers_clk.clkr,
3629 [GCC_TSIF_REF_CLK] = &gcc_tsif_ref_clk.clkr,
3630 [GCC_TSIF_REF_CLK_SRC] = &gcc_tsif_ref_clk_src.clkr,
3631 [GCC_UFS_MEM_CLKREF_CLK] = &gcc_ufs_mem_clkref_clk.clkr,
3632 [GCC_UFS_PHY_AHB_CLK] = &gcc_ufs_phy_ahb_clk.clkr,
3633 [GCC_UFS_PHY_AXI_CLK] = &gcc_ufs_phy_axi_clk.clkr,
3634 [GCC_UFS_PHY_AXI_CLK_SRC] = &gcc_ufs_phy_axi_clk_src.clkr,
3635 [GCC_UFS_PHY_ICE_CORE_CLK] = &gcc_ufs_phy_ice_core_clk.clkr,
3636 [GCC_UFS_PHY_ICE_CORE_CLK_SRC] = &gcc_ufs_phy_ice_core_clk_src.clkr,
3637 [GCC_UFS_PHY_PHY_AUX_CLK] = &gcc_ufs_phy_phy_aux_clk.clkr,
3638 [GCC_UFS_PHY_PHY_AUX_CLK_SRC] = &gcc_ufs_phy_phy_aux_clk_src.clkr,
3639 [GCC_UFS_PHY_RX_SYMBOL_0_CLK] = &gcc_ufs_phy_rx_symbol_0_clk.clkr,
3640 [GCC_UFS_PHY_TX_SYMBOL_0_CLK] = &gcc_ufs_phy_tx_symbol_0_clk.clkr,
3641 [GCC_UFS_PHY_UNIPRO_CORE_CLK] = &gcc_ufs_phy_unipro_core_clk.clkr,
3643 &gcc_ufs_phy_unipro_core_clk_src.clkr,
3644 [GCC_USB30_PRIM_MASTER_CLK] = &gcc_usb30_prim_master_clk.clkr,
3645 [GCC_USB30_PRIM_MASTER_CLK_SRC] = &gcc_usb30_prim_master_clk_src.clkr,
3646 [GCC_USB30_PRIM_MOCK_UTMI_CLK] = &gcc_usb30_prim_mock_utmi_clk.clkr,
3648 &gcc_usb30_prim_mock_utmi_clk_src.clkr,
3649 [GCC_USB30_PRIM_SLEEP_CLK] = &gcc_usb30_prim_sleep_clk.clkr,
3650 [GCC_USB3_PRIM_CLKREF_CLK] = &gcc_usb3_prim_clkref_clk.clkr,
3651 [GCC_USB3_PRIM_PHY_AUX_CLK] = &gcc_usb3_prim_phy_aux_clk.clkr,
3652 [GCC_USB3_PRIM_PHY_AUX_CLK_SRC] = &gcc_usb3_prim_phy_aux_clk_src.clkr,
3653 [GCC_USB3_PRIM_PHY_COM_AUX_CLK] = &gcc_usb3_prim_phy_com_aux_clk.clkr,
3654 [GCC_USB3_PRIM_PHY_PIPE_CLK] = &gcc_usb3_prim_phy_pipe_clk.clkr,
3655 [GCC_USB_PHY_CFG_AHB2PHY_CLK] = &gcc_usb_phy_cfg_ahb2phy_clk.clkr,
3656 [GCC_VDDA_VS_CLK] = &gcc_vdda_vs_clk.clkr,
3657 [GCC_VDDCX_VS_CLK] = &gcc_vddcx_vs_clk.clkr,
3658 [GCC_VDDMX_VS_CLK] = &gcc_vddmx_vs_clk.clkr,
3659 [GCC_VIDEO_AHB_CLK] = &gcc_video_ahb_clk.clkr,
3660 [GCC_VIDEO_AXI_CLK] = &gcc_video_axi_clk.clkr,
3661 [GCC_VIDEO_XO_CLK] = &gcc_video_xo_clk.clkr,
3662 [GCC_VS_CTRL_AHB_CLK] = &gcc_vs_ctrl_ahb_clk.clkr,
3663 [GCC_VS_CTRL_CLK] = &gcc_vs_ctrl_clk.clkr,
3664 [GCC_VS_CTRL_CLK_SRC] = &gcc_vs_ctrl_clk_src.clkr,
3665 [GCC_VSENSOR_CLK_SRC] = &gcc_vsensor_clk_src.clkr,
3666 [GPLL0] = &gpll0.clkr,
3667 [GPLL0_OUT_EVEN] = &gpll0_out_even.clkr,
3668 [GPLL4] = &gpll4.clkr,
3669 [GPLL6] = &gpll6.clkr,
3670 [GCC_CPUSS_DVM_BUS_CLK] = &gcc_cpuss_dvm_bus_clk.clkr,
3671 [GCC_CPUSS_GNOC_CLK] = &gcc_cpuss_gnoc_clk.clkr,
3672 [GCC_QSPI_CORE_CLK_SRC] = &gcc_qspi_core_clk_src.clkr,
3673 [GCC_QSPI_CORE_CLK] = &gcc_qspi_core_clk.clkr,
3674 [GCC_QSPI_CNOC_PERIPH_AHB_CLK] = &gcc_qspi_cnoc_periph_ahb_clk.clkr,
3678 [GCC_AGGRE_NOC_PCIE_TBU_CLK] = &gcc_aggre_noc_pcie_tbu_clk.clkr,
3679 [GCC_AGGRE_UFS_CARD_AXI_CLK] = &gcc_aggre_ufs_card_axi_clk.clkr,
3680 [GCC_AGGRE_UFS_PHY_AXI_CLK] = &gcc_aggre_ufs_phy_axi_clk.clkr,
3681 [GCC_AGGRE_USB3_PRIM_AXI_CLK] = &gcc_aggre_usb3_prim_axi_clk.clkr,
3682 [GCC_AGGRE_USB3_SEC_AXI_CLK] = &gcc_aggre_usb3_sec_axi_clk.clkr,
3683 [GCC_APC_VS_CLK] = &gcc_apc_vs_clk.clkr,
3684 [GCC_BOOT_ROM_AHB_CLK] = &gcc_boot_rom_ahb_clk.clkr,
3685 [GCC_CAMERA_AHB_CLK] = &gcc_camera_ahb_clk.clkr,
3686 [GCC_CAMERA_AXI_CLK] = &gcc_camera_axi_clk.clkr,
3687 [GCC_CAMERA_XO_CLK] = &gcc_camera_xo_clk.clkr,
3688 [GCC_CE1_AHB_CLK] = &gcc_ce1_ahb_clk.clkr,
3689 [GCC_CE1_AXI_CLK] = &gcc_ce1_axi_clk.clkr,
3690 [GCC_CE1_CLK] = &gcc_ce1_clk.clkr,
3691 [GCC_CFG_NOC_USB3_PRIM_AXI_CLK] = &gcc_cfg_noc_usb3_prim_axi_clk.clkr,
3692 [GCC_CFG_NOC_USB3_SEC_AXI_CLK] = &gcc_cfg_noc_usb3_sec_axi_clk.clkr,
3693 [GCC_CPUSS_AHB_CLK] = &gcc_cpuss_ahb_clk.clkr,
3694 [GCC_CPUSS_AHB_CLK_SRC] = &gcc_cpuss_ahb_clk_src.clkr,
3695 [GCC_CPUSS_RBCPR_CLK] = &gcc_cpuss_rbcpr_clk.clkr,
3696 [GCC_CPUSS_RBCPR_CLK_SRC] = &gcc_cpuss_rbcpr_clk_src.clkr,
3697 [GCC_DDRSS_GPU_AXI_CLK] = &gcc_ddrss_gpu_axi_clk.clkr,
3698 [GCC_DISP_AHB_CLK] = &gcc_disp_ahb_clk.clkr,
3699 [GCC_DISP_AXI_CLK] = &gcc_disp_axi_clk.clkr,
3700 [GCC_DISP_GPLL0_CLK_SRC] = &gcc_disp_gpll0_clk_src.clkr,
3701 [GCC_DISP_GPLL0_DIV_CLK_SRC] = &gcc_disp_gpll0_div_clk_src.clkr,
3702 [GCC_DISP_XO_CLK] = &gcc_disp_xo_clk.clkr,
3703 [GCC_GP1_CLK] = &gcc_gp1_clk.clkr,
3704 [GCC_GP1_CLK_SRC] = &gcc_gp1_clk_src.clkr,
3705 [GCC_GP2_CLK] = &gcc_gp2_clk.clkr,
3706 [GCC_GP2_CLK_SRC] = &gcc_gp2_clk_src.clkr,
3707 [GCC_GP3_CLK] = &gcc_gp3_clk.clkr,
3708 [GCC_GP3_CLK_SRC] = &gcc_gp3_clk_src.clkr,
3709 [GCC_GPU_CFG_AHB_CLK] = &gcc_gpu_cfg_ahb_clk.clkr,
3710 [GCC_GPU_GPLL0_CLK_SRC] = &gcc_gpu_gpll0_clk_src.clkr,
3711 [GCC_GPU_GPLL0_DIV_CLK_SRC] = &gcc_gpu_gpll0_div_clk_src.clkr,
3712 [GCC_GPU_IREF_CLK] = &gcc_gpu_iref_clk.clkr,
3713 [GCC_GPU_MEMNOC_GFX_CLK] = &gcc_gpu_memnoc_gfx_clk.clkr,
3714 [GCC_GPU_SNOC_DVM_GFX_CLK] = &gcc_gpu_snoc_dvm_gfx_clk.clkr,
3715 [GCC_GPU_VS_CLK] = &gcc_gpu_vs_clk.clkr,
3716 [GCC_MSS_AXIS2_CLK] = &gcc_mss_axis2_clk.clkr,
3717 [GCC_MSS_CFG_AHB_CLK] = &gcc_mss_cfg_ahb_clk.clkr,
3718 [GCC_MSS_GPLL0_DIV_CLK_SRC] = &gcc_mss_gpll0_div_clk_src.clkr,
3719 [GCC_MSS_MFAB_AXIS_CLK] = &gcc_mss_mfab_axis_clk.clkr,
3720 [GCC_MSS_Q6_MEMNOC_AXI_CLK] = &gcc_mss_q6_memnoc_axi_clk.clkr,
3721 [GCC_MSS_SNOC_AXI_CLK] = &gcc_mss_snoc_axi_clk.clkr,
3722 [GCC_MSS_VS_CLK] = &gcc_mss_vs_clk.clkr,
3723 [GCC_PCIE_0_AUX_CLK] = &gcc_pcie_0_aux_clk.clkr,
3724 [GCC_PCIE_0_AUX_CLK_SRC] = &gcc_pcie_0_aux_clk_src.clkr,
3725 [GCC_PCIE_0_CFG_AHB_CLK] = &gcc_pcie_0_cfg_ahb_clk.clkr,
3726 [GCC_PCIE_0_CLKREF_CLK] = &gcc_pcie_0_clkref_clk.clkr,
3727 [GCC_PCIE_0_MSTR_AXI_CLK] = &gcc_pcie_0_mstr_axi_clk.clkr,
3728 [GCC_PCIE_0_PIPE_CLK] = &gcc_pcie_0_pipe_clk.clkr,
3729 [GCC_PCIE_0_SLV_AXI_CLK] = &gcc_pcie_0_slv_axi_clk.clkr,
3730 [GCC_PCIE_0_SLV_Q2A_AXI_CLK] = &gcc_pcie_0_slv_q2a_axi_clk.clkr,
3731 [GCC_PCIE_1_AUX_CLK] = &gcc_pcie_1_aux_clk.clkr,
3732 [GCC_PCIE_1_AUX_CLK_SRC] = &gcc_pcie_1_aux_clk_src.clkr,
3733 [GCC_PCIE_1_CFG_AHB_CLK] = &gcc_pcie_1_cfg_ahb_clk.clkr,
3734 [GCC_PCIE_1_CLKREF_CLK] = &gcc_pcie_1_clkref_clk.clkr,
3735 [GCC_PCIE_1_MSTR_AXI_CLK] = &gcc_pcie_1_mstr_axi_clk.clkr,
3736 [GCC_PCIE_1_PIPE_CLK] = &gcc_pcie_1_pipe_clk.clkr,
3737 [GCC_PCIE_1_SLV_AXI_CLK] = &gcc_pcie_1_slv_axi_clk.clkr,
3738 [GCC_PCIE_1_SLV_Q2A_AXI_CLK] = &gcc_pcie_1_slv_q2a_axi_clk.clkr,
3739 [GCC_PCIE_PHY_AUX_CLK] = &gcc_pcie_phy_aux_clk.clkr,
3740 [GCC_PCIE_PHY_REFGEN_CLK] = &gcc_pcie_phy_refgen_clk.clkr,
3741 [GCC_PCIE_PHY_REFGEN_CLK_SRC] = &gcc_pcie_phy_refgen_clk_src.clkr,
3742 [GCC_PDM2_CLK] = &gcc_pdm2_clk.clkr,
3743 [GCC_PDM2_CLK_SRC] = &gcc_pdm2_clk_src.clkr,
3744 [GCC_PDM_AHB_CLK] = &gcc_pdm_ahb_clk.clkr,
3745 [GCC_PDM_XO4_CLK] = &gcc_pdm_xo4_clk.clkr,
3746 [GCC_PRNG_AHB_CLK] = &gcc_prng_ahb_clk.clkr,
3747 [GCC_QMIP_CAMERA_AHB_CLK] = &gcc_qmip_camera_ahb_clk.clkr,
3748 [GCC_QMIP_DISP_AHB_CLK] = &gcc_qmip_disp_ahb_clk.clkr,
3749 [GCC_QMIP_VIDEO_AHB_CLK] = &gcc_qmip_video_ahb_clk.clkr,
3750 [GCC_QUPV3_WRAP0_S0_CLK] = &gcc_qupv3_wrap0_s0_clk.clkr,
3751 [GCC_QUPV3_WRAP0_S0_CLK_SRC] = &gcc_qupv3_wrap0_s0_clk_src.clkr,
3752 [GCC_QUPV3_WRAP0_S1_CLK] = &gcc_qupv3_wrap0_s1_clk.clkr,
3753 [GCC_QUPV3_WRAP0_S1_CLK_SRC] = &gcc_qupv3_wrap0_s1_clk_src.clkr,
3754 [GCC_QUPV3_WRAP0_S2_CLK] = &gcc_qupv3_wrap0_s2_clk.clkr,
3755 [GCC_QUPV3_WRAP0_S2_CLK_SRC] = &gcc_qupv3_wrap0_s2_clk_src.clkr,
3756 [GCC_QUPV3_WRAP0_S3_CLK] = &gcc_qupv3_wrap0_s3_clk.clkr,
3757 [GCC_QUPV3_WRAP0_S3_CLK_SRC] = &gcc_qupv3_wrap0_s3_clk_src.clkr,
3758 [GCC_QUPV3_WRAP0_S4_CLK] = &gcc_qupv3_wrap0_s4_clk.clkr,
3759 [GCC_QUPV3_WRAP0_S4_CLK_SRC] = &gcc_qupv3_wrap0_s4_clk_src.clkr,
3760 [GCC_QUPV3_WRAP0_S5_CLK] = &gcc_qupv3_wrap0_s5_clk.clkr,
3761 [GCC_QUPV3_WRAP0_S5_CLK_SRC] = &gcc_qupv3_wrap0_s5_clk_src.clkr,
3762 [GCC_QUPV3_WRAP0_S6_CLK] = &gcc_qupv3_wrap0_s6_clk.clkr,
3763 [GCC_QUPV3_WRAP0_S6_CLK_SRC] = &gcc_qupv3_wrap0_s6_clk_src.clkr,
3764 [GCC_QUPV3_WRAP0_S7_CLK] = &gcc_qupv3_wrap0_s7_clk.clkr,
3765 [GCC_QUPV3_WRAP0_S7_CLK_SRC] = &gcc_qupv3_wrap0_s7_clk_src.clkr,
3766 [GCC_QUPV3_WRAP1_S0_CLK] = &gcc_qupv3_wrap1_s0_clk.clkr,
3767 [GCC_QUPV3_WRAP1_S0_CLK_SRC] = &gcc_qupv3_wrap1_s0_clk_src.clkr,
3768 [GCC_QUPV3_WRAP1_S1_CLK] = &gcc_qupv3_wrap1_s1_clk.clkr,
3769 [GCC_QUPV3_WRAP1_S1_CLK_SRC] = &gcc_qupv3_wrap1_s1_clk_src.clkr,
3770 [GCC_QUPV3_WRAP1_S2_CLK] = &gcc_qupv3_wrap1_s2_clk.clkr,
3771 [GCC_QUPV3_WRAP1_S2_CLK_SRC] = &gcc_qupv3_wrap1_s2_clk_src.clkr,
3772 [GCC_QUPV3_WRAP1_S3_CLK] = &gcc_qupv3_wrap1_s3_clk.clkr,
3773 [GCC_QUPV3_WRAP1_S3_CLK_SRC] = &gcc_qupv3_wrap1_s3_clk_src.clkr,
3774 [GCC_QUPV3_WRAP1_S4_CLK] = &gcc_qupv3_wrap1_s4_clk.clkr,
3775 [GCC_QUPV3_WRAP1_S4_CLK_SRC] = &gcc_qupv3_wrap1_s4_clk_src.clkr,
3776 [GCC_QUPV3_WRAP1_S5_CLK] = &gcc_qupv3_wrap1_s5_clk.clkr,
3777 [GCC_QUPV3_WRAP1_S5_CLK_SRC] = &gcc_qupv3_wrap1_s5_clk_src.clkr,
3778 [GCC_QUPV3_WRAP1_S6_CLK] = &gcc_qupv3_wrap1_s6_clk.clkr,
3779 [GCC_QUPV3_WRAP1_S6_CLK_SRC] = &gcc_qupv3_wrap1_s6_clk_src.clkr,
3780 [GCC_QUPV3_WRAP1_S7_CLK] = &gcc_qupv3_wrap1_s7_clk.clkr,
3781 [GCC_QUPV3_WRAP1_S7_CLK_SRC] = &gcc_qupv3_wrap1_s7_clk_src.clkr,
3782 [GCC_QUPV3_WRAP_0_M_AHB_CLK] = &gcc_qupv3_wrap_0_m_ahb_clk.clkr,
3783 [GCC_QUPV3_WRAP_0_S_AHB_CLK] = &gcc_qupv3_wrap_0_s_ahb_clk.clkr,
3784 [GCC_QUPV3_WRAP_1_M_AHB_CLK] = &gcc_qupv3_wrap_1_m_ahb_clk.clkr,
3785 [GCC_QUPV3_WRAP_1_S_AHB_CLK] = &gcc_qupv3_wrap_1_s_ahb_clk.clkr,
3786 [GCC_SDCC2_AHB_CLK] = &gcc_sdcc2_ahb_clk.clkr,
3787 [GCC_SDCC2_APPS_CLK] = &gcc_sdcc2_apps_clk.clkr,
3788 [GCC_SDCC2_APPS_CLK_SRC] = &gcc_sdcc2_apps_clk_src.clkr,
3789 [GCC_SDCC4_AHB_CLK] = &gcc_sdcc4_ahb_clk.clkr,
3790 [GCC_SDCC4_APPS_CLK] = &gcc_sdcc4_apps_clk.clkr,
3791 [GCC_SDCC4_APPS_CLK_SRC] = &gcc_sdcc4_apps_clk_src.clkr,
3792 [GCC_SYS_NOC_CPUSS_AHB_CLK] = &gcc_sys_noc_cpuss_ahb_clk.clkr,
3793 [GCC_TSIF_AHB_CLK] = &gcc_tsif_ahb_clk.clkr,
3795 &gcc_tsif_inactivity_timers_clk.clkr,
3796 [GCC_TSIF_REF_CLK] = &gcc_tsif_ref_clk.clkr,
3797 [GCC_TSIF_REF_CLK_SRC] = &gcc_tsif_ref_clk_src.clkr,
3798 [GCC_UFS_CARD_AHB_CLK] = &gcc_ufs_card_ahb_clk.clkr,
3799 [GCC_UFS_CARD_AXI_CLK] = &gcc_ufs_card_axi_clk.clkr,
3800 [GCC_UFS_CARD_AXI_CLK_SRC] = &gcc_ufs_card_axi_clk_src.clkr,
3801 [GCC_UFS_CARD_CLKREF_CLK] = &gcc_ufs_card_clkref_clk.clkr,
3802 [GCC_UFS_CARD_ICE_CORE_CLK] = &gcc_ufs_card_ice_core_clk.clkr,
3803 [GCC_UFS_CARD_ICE_CORE_CLK_SRC] = &gcc_ufs_card_ice_core_clk_src.clkr,
3804 [GCC_UFS_CARD_PHY_AUX_CLK] = &gcc_ufs_card_phy_aux_clk.clkr,
3805 [GCC_UFS_CARD_PHY_AUX_CLK_SRC] = &gcc_ufs_card_phy_aux_clk_src.clkr,
3806 [GCC_UFS_CARD_RX_SYMBOL_0_CLK] = &gcc_ufs_card_rx_symbol_0_clk.clkr,
3807 [GCC_UFS_CARD_RX_SYMBOL_1_CLK] = &gcc_ufs_card_rx_symbol_1_clk.clkr,
3808 [GCC_UFS_CARD_TX_SYMBOL_0_CLK] = &gcc_ufs_card_tx_symbol_0_clk.clkr,
3809 [GCC_UFS_CARD_UNIPRO_CORE_CLK] = &gcc_ufs_card_unipro_core_clk.clkr,
3811 &gcc_ufs_card_unipro_core_clk_src.clkr,
3812 [GCC_UFS_MEM_CLKREF_CLK] = &gcc_ufs_mem_clkref_clk.clkr,
3813 [GCC_UFS_PHY_AHB_CLK] = &gcc_ufs_phy_ahb_clk.clkr,
3814 [GCC_UFS_PHY_AXI_CLK] = &gcc_ufs_phy_axi_clk.clkr,
3815 [GCC_UFS_PHY_AXI_CLK_SRC] = &gcc_ufs_phy_axi_clk_src.clkr,
3816 [GCC_UFS_PHY_ICE_CORE_CLK] = &gcc_ufs_phy_ice_core_clk.clkr,
3817 [GCC_UFS_PHY_ICE_CORE_CLK_SRC] = &gcc_ufs_phy_ice_core_clk_src.clkr,
3818 [GCC_UFS_PHY_PHY_AUX_CLK] = &gcc_ufs_phy_phy_aux_clk.clkr,
3819 [GCC_UFS_PHY_PHY_AUX_CLK_SRC] = &gcc_ufs_phy_phy_aux_clk_src.clkr,
3820 [GCC_UFS_PHY_RX_SYMBOL_0_CLK] = &gcc_ufs_phy_rx_symbol_0_clk.clkr,
3821 [GCC_UFS_PHY_RX_SYMBOL_1_CLK] = &gcc_ufs_phy_rx_symbol_1_clk.clkr,
3822 [GCC_UFS_PHY_TX_SYMBOL_0_CLK] = &gcc_ufs_phy_tx_symbol_0_clk.clkr,
3823 [GCC_UFS_PHY_UNIPRO_CORE_CLK] = &gcc_ufs_phy_unipro_core_clk.clkr,
3825 &gcc_ufs_phy_unipro_core_clk_src.clkr,
3826 [GCC_USB30_PRIM_MASTER_CLK] = &gcc_usb30_prim_master_clk.clkr,
3827 [GCC_USB30_PRIM_MASTER_CLK_SRC] = &gcc_usb30_prim_master_clk_src.clkr,
3828 [GCC_USB30_PRIM_MOCK_UTMI_CLK] = &gcc_usb30_prim_mock_utmi_clk.clkr,
3830 &gcc_usb30_prim_mock_utmi_clk_src.clkr,
3831 [GCC_USB30_PRIM_SLEEP_CLK] = &gcc_usb30_prim_sleep_clk.clkr,
3832 [GCC_USB30_SEC_MASTER_CLK] = &gcc_usb30_sec_master_clk.clkr,
3833 [GCC_USB30_SEC_MASTER_CLK_SRC] = &gcc_usb30_sec_master_clk_src.clkr,
3834 [GCC_USB30_SEC_MOCK_UTMI_CLK] = &gcc_usb30_sec_mock_utmi_clk.clkr,
3836 &gcc_usb30_sec_mock_utmi_clk_src.clkr,
3837 [GCC_USB30_SEC_SLEEP_CLK] = &gcc_usb30_sec_sleep_clk.clkr,
3838 [GCC_USB3_PRIM_CLKREF_CLK] = &gcc_usb3_prim_clkref_clk.clkr,
3839 [GCC_USB3_PRIM_PHY_AUX_CLK] = &gcc_usb3_prim_phy_aux_clk.clkr,
3840 [GCC_USB3_PRIM_PHY_AUX_CLK_SRC] = &gcc_usb3_prim_phy_aux_clk_src.clkr,
3841 [GCC_USB3_PRIM_PHY_COM_AUX_CLK] = &gcc_usb3_prim_phy_com_aux_clk.clkr,
3842 [GCC_USB3_PRIM_PHY_PIPE_CLK] = &gcc_usb3_prim_phy_pipe_clk.clkr,
3843 [GCC_USB3_SEC_CLKREF_CLK] = &gcc_usb3_sec_clkref_clk.clkr,
3844 [GCC_USB3_SEC_PHY_AUX_CLK] = &gcc_usb3_sec_phy_aux_clk.clkr,
3845 [GCC_USB3_SEC_PHY_AUX_CLK_SRC] = &gcc_usb3_sec_phy_aux_clk_src.clkr,
3846 [GCC_USB3_SEC_PHY_COM_AUX_CLK] = &gcc_usb3_sec_phy_com_aux_clk.clkr,
3847 [GCC_USB3_SEC_PHY_PIPE_CLK] = &gcc_usb3_sec_phy_pipe_clk.clkr,
3848 [GCC_USB_PHY_CFG_AHB2PHY_CLK] = &gcc_usb_phy_cfg_ahb2phy_clk.clkr,
3849 [GCC_VDDA_VS_CLK] = &gcc_vdda_vs_clk.clkr,
3850 [GCC_VDDCX_VS_CLK] = &gcc_vddcx_vs_clk.clkr,
3851 [GCC_VDDMX_VS_CLK] = &gcc_vddmx_vs_clk.clkr,
3852 [GCC_VIDEO_AHB_CLK] = &gcc_video_ahb_clk.clkr,
3853 [GCC_VIDEO_AXI_CLK] = &gcc_video_axi_clk.clkr,
3854 [GCC_VIDEO_XO_CLK] = &gcc_video_xo_clk.clkr,
3855 [GCC_VS_CTRL_AHB_CLK] = &gcc_vs_ctrl_ahb_clk.clkr,
3856 [GCC_VS_CTRL_CLK] = &gcc_vs_ctrl_clk.clkr,
3857 [GCC_VS_CTRL_CLK_SRC] = &gcc_vs_ctrl_clk_src.clkr,
3858 [GCC_VSENSOR_CLK_SRC] = &gcc_vsensor_clk_src.clkr,
3859 [GPLL0] = &gpll0.clkr,
3860 [GPLL0_OUT_EVEN] = &gpll0_out_even.clkr,
3861 [GPLL4] = &gpll4.clkr,
3862 [GCC_CPUSS_DVM_BUS_CLK] = &gcc_cpuss_dvm_bus_clk.clkr,
3863 [GCC_CPUSS_GNOC_CLK] = &gcc_cpuss_gnoc_clk.clkr,
3864 [GCC_QSPI_CORE_CLK_SRC] = &gcc_qspi_core_clk_src.clkr,
3865 [GCC_QSPI_CORE_CLK] = &gcc_qspi_core_clk.clkr,
3866 [GCC_QSPI_CNOC_PERIPH_AHB_CLK] = &gcc_qspi_cnoc_periph_ahb_clk.clkr,
3868 [GCC_LPASS_Q6_AXI_CLK] = &gcc_lpass_q6_axi_clk.clkr,
3869 [GCC_LPASS_SWAY_CLK] = &gcc_lpass_sway_clk.clkr,